Verilog编写FSM有限状态机来检测序列11011，则输出1；可对序列进行重复检测

FSM有限状态机来检测序列11011，则输出1，例如随机序列是：11010_01101_10110

1，状态转换图
2，RTL代码
3，门级网表
4，测试代码
5，前仿真：波形验证

1，状态转换图

2，RTL代码

// 检测跟随的5位序列：11010，则输出1.
// 例如，这个随机序列可以是：11010-01101-10110...module your_module(
input  rst_n,
input  clk,
inp

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