FPGA经验谈系列文章——静态时序分析（二）
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FPGA经验谈系列文章——静态时序分析（二）
- 四种时序路径
- 时序路径段
接上一篇，上一篇是一个ALTERA的培训PPT，这一篇是有一个XILINX的培训PPT，其中里面大部分概念和内容是相同的，在这里仅列出几页ALTERA的PPT没讲到的，毕竟我是以xilinx vivado作为开发工具，后续我会在一个实际的时序分析报表中会涉及到这些概念。
四种时序路径
1、四种类型的时序路径
有四种类型的时序路径如下图所示，第一类路径为外部器件的时钟端到FPGA内部时序器件的路径，如下图红色箭头表示；
第二类路径为FPGA内部时序器件到时序器件的路径，具体就是时序器件的时钟输入端口到另一个时序器件的数据输入端口之间的路径，如下图蓝色箭头所示；
第三类路径为FPGA内部的时序器件到外部器件端口的路径，如下图黄色箭头所示；
第四类路径为输入端口到输出端口之间的路径，如下图绿色箭头所示。
第一类路径的起始点是外部器件的末端寄存器的时钟输入端，终点是FPGA内部寄存器的数据输入端，其他类似。
前三类有共同的特点就是一个寄存器的时钟输入端到另一个寄存器的数据输入端，只不过寄存器可能在同一个芯片中，也可能不在同一个芯片中。
最后一类是纯组合逻辑。
时序路径段
源端时钟路径：起点为clk input port，终点为发射寄存器的clk pin。
数据路径：发射寄存器的clk pin到捕获寄存器的data input pin。
目的端时钟路径：时钟输入端口到捕获寄存器的clk pin。
注意：vivado时序报表中后面具体例子的时序报表会有这里的内容。
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