cadence virtuoso画版图提示LUP.6错误

最近通过cadence画这个电路版图时遇到了latch up的错误，具体错误如下：

LUP.6 ( @ Any point inside NMOS source/drain space to the nearest PW STRAP in the same PW<= 30 um@  Any point inside PMOS source/drain space to the nearest NW STRAP in the same NW<= 30 um@ In SRAM bit cell region, the rule is relaxed to 40 um
PACT_CHECK_NON_SRAM NOT NSTP_OS
PACT_CHECK_SRAM NOT(NSTP_OS OR NSTP_OS_SRAM)
NACT_CHECK_NON_SRAM NOT PSTP_OS
NACT_CHECK_SRAM NOT (PSTP_OS OR     PSTP_OS_SRAM)

电路如下：

网上搜了一下资料，相对较少：
esd版图问题
画版图时常见问题解析
其中提到的pick up可以看这个：版图中的pick up ring 指的是什么？

总的来说就是M1、M2、M3不在同一个NWell里面，所以只需将这三个管子放到同一个NWell中即可，但请注意，是增加一个NWell层，而不是增加NWell GuardRing。

具体方法：在cadence中选中NWELL层，然后按快捷键r，画一个NWELL矩形，将上述提到的管子包括进去就可以了。类似于这样（我这图画的比较粗糙，大概了解意思即可）：

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