Cadence virtuoso 模拟版图过程中遇到的一些问题

前段时间把电路的前仿真部分弄完后，准备画一下版图进行后仿，记录一下初学版图过程中遇到的一些问题：
1.Calibre 里面lisense的host ID号需要修改成自己的才不会报错。按网上的方法查到自己ID和lisense文件目录后，却发现无法修改root权限的文件。
解决办法：在要修改的文件夹目录下，su root 输入passward进入root权限，chmod 666 文件名即可修改为可读写模式。
2.初步了解DRC常用的一些规则命令后，对DRC报错的地方进行修改，对密度和面积的问题不会影响结果，可以fix掉。65nm工艺pdk自动生成的mos layout模型没有自动裸露衬底，这将导致LVS一直报错。可以通过Q编辑相应mos属性来修改，把bodytype 改为直接相连，在这里也可以关闭它自动生成的NW和imp layer，自己画了。当然，也可以通过creat via 把constant group中选为foundry即可找到M1_SUB/NW/OD通孔

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