二分频电路Verilog设计

2分频电路设计

`timescale 1ns/10ps
module div_2(clk,rst,out);
input clk,rst;
output out;reg q;
always@(posedge clk or negedge rst)if(!rst)q<=1'b0;elseq<=~q;
assign out=q;
endmodule

测试程序：

module div_2_tb();
reg clk,rst;
wire out;
div_2 wt (.clk(clk), .rst(rst), .out(out));initial
beginrst <= 0;#20 rst <= 1;#100000 rst <= 0;
endinitial
beginclk = 0;
endalwaysbegin#10 clk = ~clk;endendmodule

二分频电路Verilog设计相关推荐

三分频电路Verilog设计
三分频用两个在不同的时钟沿的序列发生器来构成一个3分频信号: `timescale 1ns/10ps module div_3(clkin,clkout1,clkout2,clkout3); inpu ...
（23）System Verilog设计二分频电路
(23)System Verilog设计二分频电路 1.1 目录 1)目录 2)FPGA简介 3)System Verilog简介 4)System Verilog设计二分频电路 1.二分频电路基础知 ...
（25）System Verilog设计秒闪灯电路
(25)System Verilog设计秒闪灯电路 1.1 目录 1)目录 2)FPGA简介 3)System Verilog简介 4)System Verilog设计秒闪灯电路 1.秒闪灯电路基础知 ...
用jk触发器构成二分频电路_如何用下沿触发JK触发器设计一个同步二,四分频电路？...
展开全部沿触发的JK触发器设计一同32313133353236313431303231363533e78988e69d8331333431353962步时序电路,其状态图如下图所示,要求电路使用的门 ...
Verilog学习之路（8）— 时序电路的设计
Verilog学习之路(8)- 时序电路的设计一.前言时序逻辑电路的输出不仅与当前时刻输入变量的取值有关,而且与电路的原状态,即与过去的输入情况有关. 时序逻辑电路的两个特点: 时序逻辑电路包括组 ...
verilog设计一个分，秒定时器电路：输入时钟1KHZ进行分秒计数
verilog设计一个分,秒定时器电路:输入时钟1KHZ进行分秒计数目标实现分秒计数问题分析首先要求1KHZ的时钟,周期为1*10e-3s,达成1秒需要1000个周期,因为没有提到占空比就偷懒 ...
Verilog学习之路（6）— 组合电路的设计
组合电路的设计一.前言组合电路的特点是电路中任意时刻的稳态输出仅仅取决于该时刻的输入,而与电路之前的状态无关,组合电路没有记忆功能. 在使用Verilog设计中组合电路的描述方法主要有四种:真值表 ...
FPGA学习（第8节）-Verilog设计电路的时序要点及时序仿真
一个电路能跑到多少M的时钟呢? 这和电路的设计有密切联系(组合逻辑的延时),我们知道电路器件都是由一定延迟的,所以信号的仿真很重要.如果延迟时间大于时钟,就会导致时序违例,出现逻辑错误. 项目要求30 ...
Verilog设计实例（8）按键防抖设计之软件防抖
博文目录写在前面正文背景介绍及回顾单个按键单按键的其他设计版本多个按键写在最后参考资料交个朋友写在前面个人微信公众号: FPGA LAB 个人博客首页注:学习交流使用! 正文 ...

二分频电路Verilog设计

二分频电路Verilog设计相关推荐

最新文章

热门文章