教你轻松玩转天线效应(Process Antenna Effect)

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由于这周突然到几个项目去救急，临时接了几个时钟结构比较复杂模块的时钟树综合。小编闭关修炼，研究时钟结构，画出时钟树结构，编写 cts constraint，长出一个 “漂亮” 的时钟树（其实后端最具技术活的一部分就是这部分了，希望各位也要尝试去编写）。所以导致本周少分享了一篇干货，在这里表示下歉意。趁周末有空，写一篇天线效应分享给大家。

1. 天线效应

天线效应或等离子导致栅氧损伤是指：在 MOS 集成电路生产过程中，一种可潜在影响产品产量和可靠性的效应。

在芯片生产过程中，暴露的金属线或者多晶硅（polysilicon）等导体，就象是一根根天线，会收集电荷（如等离子刻蚀产生的带电粒子）导致电位升高。天线越长，收集的电荷也就越多，电压就越高。若这片导体碰巧只接了 MOS 的栅，那么高电压就可能把薄栅氧化层击穿，使电路失效，这种现象我们称之为 “天线效应”。

通常情况下，我们用 “天线比率”（“antenna ratio”）来衡量一颗芯片能发生天线效应的几率。“天线比率”的定义是：构成所谓 “天线” 的导体（一般是金属）的面积与所相连的栅氧化层面积的比率。

随着工艺技术的发展，栅的尺寸越来越小，金属的层数越来越多，发生天线效应的可能性就越大。

2. 天线效应产生机理

在深亚微米集成电路加工工艺中，经常使用了一种基于等离子技术的离子刻蚀工艺。此种技术适应随着尺寸不断缩小，掩模刻蚀分辨率不断提高的要求。但在蚀刻过程中，会产生游离电荷，当刻蚀导体（金属或多晶硅）的时候，裸露的导体表面就会收集游离电荷。所积累的电荷多少与其暴露在等离子束下的导体面积成正比。

如果积累了电荷的导体直接连接到器件的栅极上，就会在多晶硅栅下的薄氧化层形成 F-N 隧穿电流泄放电荷，当积累的电荷超过一定数量时，这种 F-N 电流会损伤栅氧化层，从而使器件甚至整个芯片的可靠性和寿命严重的降低。在 F-N 泄放电流作用下，面积比较大的栅得到的损伤较小。因此，天线效应，又称之为 “等离子导致栅氧损伤”。

3. 天线效应的消除方法

跳线法

跳线法又分为 “向上跳线”和 “向下跳线” 两种方式。跳线即断开存在天线效应的金属层，通过通孔连接到其它层（向上跳线法接到天线层的上一层，向下跳线法接到下一层），最后再回到当前层。这种方法通过改变金属布线的层次来解决天线效应，但是同时增加了通孔，由于通孔的电阻很大，会直接影响到芯片的时序和串扰问题，所以在使用此方法时要严格控制布线层次变化和通孔的数量。

在版图设计中，向上跳线法用的最多最普遍，此法的原理是：考虑当前金属层对栅极的天线效应时，上一层金属还不存在，通过跳线，减小存在天线效应的导体面积来消除天线效应。现代的多层金属布线工艺，在低层金属里出现 PAE 效应，一般都可采用向上跳线的方法消除。

只有当最高层金属层上出现天线效应时，才考虑向下跳层来解决。小编一般不推荐用这种方法，效果不明显。可以直接采用下面的另外一种方法，插 buffer 截掉长线。

添加保护二极管

即给 “天线” 加上反偏二极管。通过给直接连接到栅的存在天线效应的金属层接上反偏二极管，形成一个电荷泄放回路，累积电荷就对栅氧构不成威胁，从而消除了天线效应。当金属层位置有足够空间时，可直接加上二极管，若遇到布线阻碍或金属层位于禁止区域时，就需要通过通孔将金属线延伸到附近有足够空间的地方，插入二极管。

布局和布线后，给所有器件的输入端口都加上保护二极管。此法能保证完全消除天线效应，但是会在没有天线效应的金属布线上浪费很多不必要的资源，且使芯片的面积增大数倍，这是 VLSI 设计不允许出现的。

所以这种方法不能简单粗暴给所有器件端口加保护二极管，而是根据设计绕线后存在 antenna 的位置，让工具自己来插保护二极管。目前的 EDA 工具已经都能够很好地支持了。

插 buffer

插入 buffer 截断长线，解决天线效应。这种方法也经常使用。

sizeup cell

从天线效应的定义可以得知，可以通过增大管子栅的面积来减轻甚至解决天线效应。可以将 cell sizeup 来实现第一目的。

4. 预防措施

栅极尽量都与有源区（OD 层）连接，不要出现浮栅，保证栅极有良好的放电通路。
除非考虑工作频率和减少寄生，慎重选择最高层金属。
上述几种消除方法主要针对 Metal 层的天线效应，而 Via 层天线效应无法通过跳线法消除，所以在设计晶体管尺寸时尽可能避免最小尺寸管，很有可能你只打一个孔，都会报 Error。

5. 天线效应一致性问题

由于 ICC 或者 ICC2 中读入的 antenna rule 文件并不是 calibre signoff 用的 antenna rule 文件，而且检查的 engine 也不一样。因此 ICC/ICC2 中看到的 antenna 和 calibre 中看到的 antenna，肯定是存在差异性的。

这个差异性就犹如 DCT 和 ICC，ICC 和 PT 之间存在 timing，congestion 等一致性问题。因此，这个一致性也是需要去 fine tuned 的。

下面简单罗列实际项目中常见的几种情况：

ICC/ICC2 中绕线后存在上百个甚至上千个 antenna
ICC/ICC2 中绕线后没有 antenna，但是 calibre 中检查存在约 20 个 antenna
ICC/ICC2 中绕线后存在 antenna，但是 calibre 中检查没有 antenna
ICC/ICC2 中绕线后没有 antenna，但是 calibre 中检查存在约 3 个 antenna

显然最后一种情况是我们希望得到的。如果出现前面三种情况，你们会如何处理呢？这个做为思考题，大家好好想想。（这道题会同步发在小编知识星球上，做为一道作业题，参考答案后续也会发布在星球上）

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在这里，目前已经规划并正着手做的事情：

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利用 ICC 中 CCD（Concurrent Clock Data）实现高性能模块的设计实现（已经发布）
基于 ARM 四核 CPU 数字后端 Hierarchical Flow 实现教程（准备中）
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在这里，各位可以就公众号推文的内容或者实际项目中遇到的难题提问，小编会在 24 小时内给予解答（也可以发表你对数字后端设计实现中某个知识点的看法，项目中遇到的难点，困惑或者职业发展规划等）。

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