实验目的

掌握用状态机设计控制器的方法;
学会使用HDL语言描述有限状态机.

实验内容和要求

彩灯控制器电路

状态图（状态转移条件）

该状态机的状态转移是由dir控制的，dir=0时LED由外向内移动,dir=1时LED由内向外移动。

各个状态下的输出值：

用状态机的方法实现自己的彩灯控制器。输出的是LED的花型oPattern

【提示】

先画状态图再写Verilog代码，
采用3段式结构描述状态机。

Verilog描述

module light_fsm
#(parameter RATIO = 1000000 )
(input dir,input Reset,input CLK,output reg[7:0] oPattern //Q
);reg [31:0] cnt=32'b0;
reg clk;
//分频always@(poseedge CLK  )if(cnt==RATIO/2-1)clk<=~clk;cnt<=0;elsecnt <=cnt+1;
//彩灯控制
//状态机三段式
//状态定义
eum {STATE0,STATE1,STATE2,STARE3}state,net_state;
//状态转换
always@(posedge clk or negedge Reset)if(Reset)state <= STATE0;elsestate <= net_state;//次态计算
always@(*)case(state)STATE0:if(dir=0) next_state = STATE1;else      next_state = STATE3;STATE1:if(dir=0) next_state = STATE2;else      next_state = STATE0;STATE2:if(dir=0) next_state = STATE3;else      next_state = STATE1;STATE3:if(dir=0) next_state = STATE0;else      next_state = STATE2;endcase//输出逻辑always_(state)case(state)STATE0: oPattern = 10000001;STATE1: oPattern = 01000010;STATE2: oPattern = 00100100;STATE3: oPattern = 00011000;endcase
endmodule

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