基于FPGA的数字频率计设计

第一部分：频率测量：

测量频率主要有两种方法：普通测量法以及等精度测量法

●FPGA普通测量法：在1s闸门时间内，记录被测信号的脉冲个数Fx，则被测频率为Fx=Nx，精度主要取决于被测信号频率，被测信号频率越搞，误差越小

●FPGA等精度测量法：本方案除给定闸门时间外，还由被测信号产生一路计数允许信号。计数允许信号在闸门时间内第一个被测信号的上升沿开启，在闸门时间结束后被测信号的第一个上升沿结束，最后在计数允许信号的有效时间内，分别对标准频率个数，被测信号个数，被测信号高电平时间内标准信号频率个数计数之后，再经过相关运算后即可得所求频率，占空比，时间间隔。

由于等精度测量的误差相对较小，本实验采用等精度测量法。

二：实现方法及代码

1.实验代码：

//使用等精度测量法测量频率及周期
module freq(
input clk_fx                                    ,   //输入待测信号
input clk_fs                                    ,   //基准信号
input rst                                       ,   //复位信号
input start                                     ,   //开始信号
output reg [WIDTH-1:0]cnt_T             ,   //待测信号高电平计数
output reg [WIDTH-1:0]cnt_fx                ,   //待测信号计数
output reg [WIDTH-1:0]cnt_fs                    //基准信号计数
);parameter WIDTH =32;
parameter CLK_1s='d199_999_999;         reg [WIDTH-1:0] t1s_gate;
reg [WIDTH-1:0] clk_1s;
reg real_gate;
reg [WIDTH-1:0]cnt_T_tmp;
reg [WIDTH-1:0]cnt_fx_tmp;
reg [WIDTH-1:0]cnt_fs_tmp;//产生1s闸门信号
always @(posedge clk_fs  or negedge rst)  beginif(!rst)                            clk_1s <= 1'b0;else if (clk_1s>=CLK_1s)   clk_1s <= 1'b0;else if (t1s_gate)           clk_1s <= clk_1s + 1'b1;else                              clk_1s <= 1'b0;
end
always @(posedge clk_fs or negedge rst )   begin if(!rst)                          t1s_gate <= 1'b0;else if (start)               t1s_gate <= 1'b1;else if (clk_1s>=CLK_1s)   t1s_gate <= 1'b0;else                                 t1s_gate <= t1s_gate;
end
//产生实际闸门信号
always @ (posedge clk_fx)  beginif(t1s_gate)                   real_gate <= 1'b1;else                                 real_gate <= 1'b0;
end
//基准信号在闸门信号范围内计数
always @ (posedge clk_fs )  beginif(real_gate)cnt_fs_tmp <= cnt_fs_tmp+1'b1;else cnt_fs_tmp <=1'b0;
end
//待测信号在闸门信号范围内计数
always @ (posedge clk_fx )  beginif(real_gate)cnt_fx_tmp <= cnt_fx_tmp+1'b1;else cnt_fx_tmp <=1'b0;
end
//待测信号高电平计数
always @(posedge clk_fs)  begin if(real_gate)if(clk_fx)cnt_T_tmp <= cnt_T_tmp + 1'b1;else cnt_T_tmp <=cnt_T_tmp;else cnt_T_tmp <=1'b0;
end always @ (negedge real_gate)  begincnt_fs <= cnt_fs_tmp;cnt_fx <= cnt_fx_tmp;cnt_T  <= cnt_T_tmp;
end endmodule

2.BDF

3.RTL视图：

4.SignalTap仿真验证：（基准时钟频率50MHz）

待测时钟频率为25KHz,占空比为50%时：

NT=286611663，Ns=573498943，Nx=286751

经计算待测时钟频率为 $fx=fs*Nx/Ns$ =25.00013KHz

占空比为 $D=NT/Ns$ =0.4997597

待测时钟频率为50KHz，占空比为50%时

经计算待测时钟频率为 $fx=fs*Nx/Ns$ =50.0004679KHz

总结：经上述实验测得的频率的误差基本符合题目要求。

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