一、建立工程

1、打开 Quartus Prime Lite 17.0 开发环境。菜单 File->New Project Wizard.

2、 Directory, Name, Top-Level Entity 页选择合适的工程存储路径（路径不要有中文，最好不要在桌面），输入工程名和顶层实体名。
三项最好保持一致，例如：
工程存储路径 D:/shiyan
工程名 shiyan
顶层实体名 shiyan

3、Project Type 选 Empty project,即建立一个空的工程。

4、Add Files 页直接 Next。

5、Family, Device & Board Settings 页里器件 Family 选择 Cyclone IVE
（例图中选择 EP4CE15F17C8）

6、EDA Tool Settings 页里，Simulation 选择 ModelSim-Altera和VHDL。

注：示例中下载软件为 Quartus Prime Lite 17.0，且安装包自带ModelSim-Altera，所以选择此项。
如果自行下载安装其它非 Lite 版本（如 Standard 版、Pro 版等），根据实际安装的 ModelSim 版本进行选择。
7、Summary 页点 Finish，完成工程的建立。

二、代码输入

1、菜单 New -> Design Files -> VHDL File。

2、输入代码
3、保存文件为 zhidao.vhd 到之前选择的工程目录下

三、编译

如果编译只是为了做功能仿真来验证逻辑，可以直接编译。
但如果编译是为了最后下载至硬件器件中运行，则在编译前还需要做如下操作：
1、菜单 Assignments->Device，点击 Device and Pin Options。

2、在 Unused Pins 里，选择 As input tri-stated，将其它未使用的引脚状态设置为三态输入。

3、在 Task 栏里双击 Compile Design，全部绿色对勾编译通过。

四、仿真

1、菜单 Tools->Options，General->EDA Tool Options 中设置好 ModelSim-Altera 可执行程序的路径。注意不要设置为倒数第三项 ModelSim（根据使用程序所定）。

2、菜单 Processing->Start->Start Test Bench Template Writer，在工程文件夹 simulation/modelsim 下自动生成了 Test Bench 模板shiyan.vht。

3、直接用 Quartus 打开上一步生成的文件 zhidao.vht。(File->Open 找到并打开文件，需要选择 All Files 才能看到 .vht 文件)

注：将 init:PROCESS 和 always:PROCESS 两个进程删除（从 init:PROCESS一直到 END PROCESS always）根据代码自行编写。
4、菜单 Assignments->Settings，EDA Tool Settings->Simulation 中，在NativeLink settings 里选中 Compile test bench，点击后面的 Test Benches 按钮。

5、在弹出的 Test Benches 选项卡里点 New

6、 Test bench name 输入shiyan_vhd_tst （同vht文件中ENTITY名称）
End simulation at 设置为 1ms
最下方 Test bench files 里把 simulation/modelsim 下的shiyan.vht添加进去。点击 OK 设置完毕。

7、菜单 Tools->Run RTL Simulation 会自动打开 ModelSim 并运行TestBench 得到仿真结果。

8、波形仿真详情放大查看（结果如图）

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