vivado实现基本D触发器
vivado实现基本D触发器
基本D触发器功能
一个基本的 D 触发器的工作原理为：当时钟信号的上升沿到来时，输入端口 D 的数据将传递给输出端口 Q 和输出端口 Q。在此，输出端口 Q 和输出端口 Q 除了反相之外，其他特性都是相同的。
Verilog代码实现
module async_rddf(clk, d,q,qb);
input clk, d;
output q,qb;
reg q,qb;
always @(posedge clk) beginq<=d;qb<=~d;end
endmodule
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