第一个Verilog程序
一个Verilog程序
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Filename : mult_4bits.v
Data : 2012-11-01
Version : 1.0
Description : This module is mult of 3 bits data.
Modification History :
Data By Version Change Description
===========================================================================
12/11/01 CrazyBingo 1.0 Original
--------------------------------------------------------------------------*/
`timescale 1 ns / 1 ns
module mult_4bits
(input [3:0] x,input [3:0] y,output [7:0] mult_out
);wire [3:0] temp0 = y[0] ? x : 4'd0;
wire [3:0] temp1 = y[1] ? x : 4'd0;
wire [3:0] temp2 = y[2] ? x : 4'd0;
wire [3:0] temp3 = y[3] ? x : 4'd0;assign mult_out = temp0 + (temp1 << 1) + (temp2 << 2) + (temp3 << 3);endmodule
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