分频器 | 二分频，三分频，n分频

三分频电路
module half_clk(reset, clk_in, clk_out);
input reset, clk_in;
output clk_out;
reg clk_out;
reg[1:0] cnt;

always @(posedge clk_in or negedge clk_in)
begin
if(!reset)
begin
cnt <= 2'b00;
clk_out <= 0;
end
else
if(cnt==2)
begin
cnt<=2'b00;
clk_out <= ~clk_out;
end
else cnt <= cnt+1;
end

endmodule

如果想实现n分频，把cnt==2换成cnt==n-1即可，当然cnt的位数也要随之改变，至少能表示n-1吧。同时将clk_out延迟一个clk_in输出可有效减少毛刺现象的影响(倒数第二行加一句clk_out1 <= clk_out)。

六分频电路按照以上说法可以写为

module half_clk(reset, clk_in, clk_out);
input reset, clk_in;
output clk_out;
reg clk_out;
reg[2:0] cnt;

always @(posedge clk_in or negedge clk_in)
begin
if(!reset)
begin
cnt <= 3'b000;
clk_out <= 0;
end
else
if(cnt==5)
begin
cnt<=3'b000;
clk_out <= ~clk_out;
end
else cnt <= cnt+1;
end

endmodule

也有另一种写法：

module half_clk(reset, clk_in, clk_out);
input reset, clk_in;
output clk_out;
reg clk_out;
reg[1:0] cnt;

always @(posedge clk_in) //没有下降沿触发
begin
if(!reset)
begin
cnt <= 2'b00;
clk_out <= 0;
end
else
if(cnt==2)
begin
cnt<=2'b00;
clk_out <= ~clk_out;
end
else cnt <= cnt+1;
end

endmodule

还有一些2的幂次方的分频器，有更简单的写法：

module half_clk(reset, clk_in, clk_out2, clk_out4, clk_out8, clk_out16);
input reset, clk_in;
output clk_out2,clk_out4,clk_out8,clk_out16;
wire clk_out2,clk_out4,clk_out8,clk_out16;
reg[3:0] cnt;

always @(posedge clk_in)
begin
if(!reset)
begin
cnt <= 4'b0000;
end
else cnt <= cnt + 1;
end
assign {clk_out16, clk_out8, clk_out4, clk_out2}=cnt;

endmodule

在硬件设计时，还经常遇到要求占空比不是1:1的分频信号，如下面占空比1:7的分频电路：

module half_clk(reset, clk_in,clk_out);
input reset, clk_in;
output clk_out;
reg clk_out;
reg[2:0] cnt;

always @(posedge clk_in)
if(!reset)
cnt <= 3'b000;
else cnt <= cnt + 1;

always @(posedge clk_in)
begin
if(!reset) clk_out <= 0;
else
if(cnt==3'b111)
clk_out <= 1;
else
clk_out <= 0;
end

endmodule

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