一、概述

要实现整个视频图像采集系统，我们分成了六大步骤：

二、VGA接口、时序及驱动电路

1、VGA接口

VGA：Video Graphics

Array视频图像阵列，VGA的主要作用是通过将计算机显卡处理的视频图像实时传输到显示器上进行显示。VGA接口采用十五针的D型接口，分为三排，每排五个，接口分为公头和母头，编号顺序为公头从左到右，母头从右到左。

VGA接口信号定义：

编号

名称

描述

1

RED

红基色信号输入

2

GREEN

绿基色信号输入

3

BLUE

蓝基色信号输入

4

ID bit

地址码(或ID2)

5

Self_Test

自测试信号(可自定义)

6

RGND

红基色信号接地

7

GGND

绿基色信号接地

8

BGND

蓝基色信号接地

9

RESERVED

保留(可自定义)

10

SGND

数字信号地

11

ID0

显示器标志位0

12

ID1

显示器标志位1

13

HSYNC

行同步信号

14

VSYNC

场同步信号

15

ID3

显示器标志位3

在发展初期，显示屏为CRT，彩色信号的输入为模拟信号传输，模拟电压门限为0~0.714V。其中0V代表无色，0.714V代表满色。为了满足VGA接口的模拟传输要求，显卡必须通过DAC转换。

随后生产的LCD显示器为数字显示设备，但为了实现接口的一致性，在显示器内部设计了ADC电路，以集成VGA接口。这样的缺点是经过两次数模转换造成图像的细节损失。

之后产生了DVI(Digital Visual Interface)接口来支持数字信号的传输。以及HDMI接口标准实现高清传输。

2、VGA时序分析

(1)

关闭显示：同步扫描枪坐标。

(2)

打开显示：扫描坐标从显示器的左上角开始，逐个像素向右扫描。(第一个水平向右的箭头)

(3)

关闭显示：扫描到第一行最右边，关闭显示，同时扫描坐标移到第二行首(虚线)。

(4)

打开显示从第二行左上角开始，逐个向右扫描。

(5)

当扫描到显示器右下角时，扫描抢从先转移到显示器左上角。

(1)(5)称为场同步，(3)称为行同步，其他过程正常显示。

一个完整行的扫描周期由a、b、c、d四个部分组成，a(行同步)代表进行行扫描地址的复位，b(行消隐后肩)代表扫描地址转移后的稳定等待期，c(行显示时期)代表行显示期，此时数据正常输出，d(行消隐前肩)代表扫描地址转移的准备。场扫描与行扫描时序是类似的，但场扫描周期是以行扫描周期为单位的。比如以640*480@60Hz为例，640*480为屏幕每行有640个像素点，每列有480个像素点，60Hz为每秒屏幕刷新60次。根据行场刷新频率表：

分辨率

时钟

(MHz)

行时序

场时序

a

b

c

d

e

a

b

c

d

e

640*480@60Hz

25.175

96

48

640

16

800

2

33

480

10

525

800*600@60Hz

50

120

64

800

56

1040

6

23

600

37

666

1024*768@60Hz

65

136

160

1024

24

1344

6

29

768

3

806

1280*1024@60Hz

108

112

248

1280

48

1688

3

38

1024

1

1066

1600*1200@60Hz

162

192

304

1600

64

2160

3

46

1200

1

1250

1920*1200@60Hz

193.16

208

336

1920

128

2592

3

38

1200

1

1242

行时序一共有800个像素周期，场时序一共有525个行周期，那么：

行频率：525*60=31500Hz=31.5KHz

点频率：525*60*800=25.2MHz

3、RGB三原色模型

饱和度均为100%的RGB三原色能组合成8种颜色，每个颜色通道也可以细分为256级别(RGB888)，不同级别的颜色可以综合出256*256*256种颜色，在VGA中0~0.714V分别对应0~255级深度，这样，每个像素需要24位的数据来表示。为了节约带宽，可以使用RGB565来表示一个像素，16位刚好更适用于16位宽的存储器。

4、VGA硬件驱动电路设计

FPGA的IO输出为3.3V或0V代表高低电平，而VGA要求0~0.714V模拟信号，故需要设计数模转换功能。HSYNC和VSYNC为3.3V数字信号，直接可以和FPGA相连。主要有两种电平转换方式：

(1)R-2R电阻模拟

(2)DAC芯片ADV7123,其原理图和引脚功能如下：

Pin

No

Name

Function

1-10

G9-G0

RGB十位输入，不需要的可以接地

14-23

B9-B0

39-48

R9-R0

11

BLANK

当输入为低电平时，输入的RGB被忽略

12

SYNC

同步补偿信号

13，29，30

Vaa

模拟电压输入

24

CLOCK

输入时钟，大小通常为点频率

25，26

GND

接地

27，31，33

IOB,IOG,IOR

差分RGB输出信号，不使用的话接地

28，32，34

IOB,IOG,IOR

RGB输出信号

35

COMP

补偿，接0.1uF电容到Vaa

36

Vref

参考电压，接0.1uF电容到Vaa

37

Rset

连接下拉不同阻值下拉电阻来满足一定的输出电流

38

PSAVE

电源节能控制，接高电平开启

三、VGA驱动的FPGA实现

lcd_driver模块的编写：

端口名

位宽

输入/输出

说明

clk

1

input

全局时钟信号(50MHz)

rst_n

1

input

全局复位信号，低电平有效

lcd_data

24

Input

图像数据输入信号

lcd_dclk

1

output

ADC7123像素时钟输入

lcd_blank

1

output

ADV7123显示空白输入

lcd_sync

1

output

ADV7123显示同步引脚(可始终低)

lcd_hs

1

output

VGA行同步信号

lcd_vs

1

output

VGA场同步信号

lcd_en

1

output

ADV7123

lcd_rgb

24

output

ADV7123数字端输入信号

lcd_request

1

output

图像数据请求信号(提前一个时钟)

lcd_xpos

11

output

图像列地址信号(提前一个时钟)

lcd_ypos

11

output

图像行地址输出信号

(1)

设定640*480@60Hz分辨率的宏定义参数

//640*480@60Hz VGA

Timing

//这里定义为10位宽，因为记数到800，转换成16进制为320，即1100100000

`define H_FRONT 10'd16

`define H_SYNC 10'd96

`define H_BACK 10'd48

`define H_DISP 10'640

`define H_TOTAL 10'd800

`define V_FRONT 10'd10

`define V_SYNC 10'd2

`define V_BACK 10'd33

`define V_DISP 10'd480

`define V_TOTAL 10'd525

(2)行、场扫描记数单位：所有的信号包括使能信号、用户接口都以此参考生成的。

//h_sync counter

reg [9:0] h_cnt;

always@(posedge clk or

negedge rst_n)

begin

if(!rst_n)

h_cnt <=10'd0;

else

begin

if(h_cnt ==`H_TOTAL-1'b1)

h_cnt <=10'd0;

else

h_cnt <=h_cnt +1'b1;

end

end

assign lcd_hs=(h_cnt <=`H_SYNC-1'b1)?1'b0:1'b1;//生成行同步信号

//v_sync counter

reg [9:0] v_cnt;

always@(posedge clk or

negedge rst_n)

begin

if(!rst_n)

v_cnt <=10'b0;

else if(h_cnt==`H_TOTAL-1)

begin

if(v_cnt ==`V_TOTAL-1'b1)

v_cnt <=10'b0;

else

v_cnt <=v_cnt+1'b1;

end

else

v_cnt <=v_cnt;

end

assign lcd_vs=(v_cnt <=`V_SYNC-1'b1)?1'b0;1'b1;//生成场同步信号

(3)ADV7123控制信号

//ADV7123

assign lcd_dclk=clk;

assign lcd_blank=lcd_hs&lcd_vs;

assign lcd_sync=1'b0;

lcd_blank作为显示空白信号，低电平有效，此时RGB输入都将被忽略。设定为场同步之外的时刻。lcd_sync不需要，直接接地。

(4)数据的使能信号

//data out

assign lcd_en=(h_cnt>=`H_SYNC+`H_BACK&&

h_cnt

(v_cnt>=`V_SYNC+`V_BACK&&

v_cnt

assign lcd_rgb=lcd_en?lcd_data:24'h000_000;

只有在行、场显示有效时间，数据才能有效的输出，当lcd_en有效时，接收外部输入的RGB数据作为VGA驱动模块的输出，同时作为ADV7123的数据输入。

(5)用户控制信号接口

//user interface

localparam H_AHEAD=1;

assign lcd_request=(h_cnt>=`H_SYNC+`H_BACK-H_AHEAD&&

h_cnt

(v_cnt>=`V_SYNC+`V_BACK&&

v_cnt

assign lcd_xpos=lcd_request?(h_cnt-(`H_SYNC+`H_BACK-H_AHEAD)):10'd0;

assign lcd_ypos=lcd_request?(v_cnt-(`V_SYNC+`V_BACK)):10'd0;

这里要深刻理解一下，lcd_request相当于提前了一个是时钟的lcd_en，在v_cnt中不能减去H_AHEAD，因为如果这样，lcd_request在场有效的前一个时钟内也会有高电平的出现，而这是不允许的。

以lcd_request信号为使能是为了保证lcd_xpos和lcd_ypos信号的正确时序，这样lcd_xpos最早只能在行显示期的前一时刻出现，同时也保证lcd_ypos是在场有效期内出现。lcd_xpos相对于h_cnt的对应坐标永远都提前了一个单位，这样通过非阻塞赋值，数据会在下一个时刻输出，刚好对应相应的lcd_en，也就是在相应的行显示期内。

这里同样lcd_ypos没有减去H_AHEAD，仔细想一想，记住场都是以行周期为单位的。

lcd_display模块的编写：

建立lcd_display模块，作为lcd_driver的图像输入源，通过对lcd_xpos和lcd_ypos坐标的判断，来实现固定区域图像的输入。

端口名

位宽

输入输出

说明

clk

1

input

全局时钟信号(50MHz)

rst_n

1

input

全局复位信号

lcd_xpos

10

input

图像列地址(提前一个时钟)

lcd_ypos

10

input

图像行地址

lcd_data

24

output

图像输出信号

(1)

宏定义8种颜色

//define the

color

`define

RED 24'hFF0000

`define

GREEN 24'h00FF00

`define

BLUE 24'h0000FF

`define WHITE

24'hFFFFFF

`define BLACK

24'h000000

`define

YELLOW 24'hFFFF00

`define

CYAN 24'hFF00FF

`define ROYAL

24'h00FFFF

(2)

根据输入的行、列地址，输出8色彩条

always@(posedge clk or

negedge rst_n)

begin

if(!rst_n)

lcd_data <=24'h0;

else

if(lcd_xpos>=0&&lcd_xpos

lcd_data <=`RED;

else

if(lcd_xpos>(`H_DISP/8)*1&&lcd_xpos

lcd_data <=`GREEN;

else

if(lcd_xpos>(`H_DISP/8)*2&&lcd_xpos

lcd_data <=`BLUE;

else

if(lcd_xpos>(`H_DISP/8)*3&&lcd_xpos

lcd_data <=`WHITE;

else

if(lcd_xpos>(`H_DISP/8)*4&&lcd_xpos

lcd_data <=`BLACK;

else

if(lcd_xpos>(`H_DISP/8)*5&&lcd_xpos

lcd_data <=`YELLOW;

else

if(lcd_xpos>(`H_DISP/8)*6&&lcd_xpos

lcd_data <=`CYAN;

else

lcd_data <=`ROYAL;

end

最后设计顶层文件，得到的仿真结果如下：