混频锁相环相关拓扑，性能以及错锁问题梳理

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1. DS、PLL、DDS 三种主流频率合成技术DS、PLL、DDS 三种主流频率合成技术
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频率综合器的方案设计是根据技术指标完成的，性能优异的频率综合器对各项技术指标都有较高的要求，因此主流的频率综合器设计采用混合式频率合成技术。下面介绍常用的频率扩展方案、小步进方案和低相位噪声方案。
[2~20GHz 小步进低相位噪声频率综合器的研究 -by 蒋士鹏]
2. 频率扩展常用方案
2.1 DDS+DS 频率扩展
DDS+DS 频率扩展方案的电路主要由参考频率、DDS、滤波器组和倍频链构成该方案的工作原理如图 3.1 所示，利用 DDS 高频率分辨率的特点，产生丰富的频率点，通过带通滤波器(Band-passFilter, BPF)组和倍频器链扩展 DDS 的输出频率。
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DDS+DS 频率扩展方案的优点是既弥补了 DDS 输出频率较低的缺点，又扩展了DDS 的输出带宽。同时，该方案可以实现快速跳频，电路结构简单，易于实现。缺点是直接倍频会导致 DDS 相位噪声和近端杂散指标会恶化 20log M dB。DDS 的近端杂散无法被有效滤除，影响输出频率频谱纯度。输出选频所需求的滤波器数量庞大且对滤波器选择性要求较高，不仅增加了滤波器的设计难度，而且不利于频率综合器小型化。因此，当频率综合器对输出频率带宽、相位噪声和频率频谱纯度等指标严格要求时，不适合使用该方案实现频率扩展。
2.2 DDS+PLL 频率扩展
PLL 可产生很高的输出频率且具有较宽的频率带宽，但频率分辨率低，跳频速度慢。而 DDS 具有高分辨率和快速跳频的特点，但输出频率较低。不难发现，DDS 和 PLL 的性能特点可以互相弥补对方的缺点。结合使用 DDS 和 PLL，可实现高频、宽带、小步进、低相位噪声的高性能频率综合器。
2.2.1 DDS 和 PLL 环内混频
DDS 与 PLL 环内混频是指将压控振荡器反馈频率与 DDS 输出频率单边带下变频，下变频后的中频信号经环路分频器分频，再送入鉴相器进行鉴相，利用 DDS 输出的小步进频率来实现系统输出频率的跳频，原理如图 3.2 所示。
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DDS 和 PLL 环内混频方案的优点是利用 DDS 扩展了锁相环的输出频率，改善了PLL 输出频率分辨率低的缺点，实现输出小步进频率。利用下混频的方式，降低了反馈频率，减小了环内分频比，从而改善了环内相位噪声。缺点是 DDS 输出频率接近鉴相频率整数倍时，输出杂散通过混频器的非线性落在鉴相频率附近，无法被环路滤波器有效滤除，严重影响输出频率频谱纯度。由于 PLL 输出频率远大于 DDS 输出频率，混频后的中频信号非常接近输出频率信号，对滤波器的选择性要求较高，增加滤波器设计难度。
[DDS+PLL组成频率源的设计方式_dds和pll_weixin_47173136的博客-CSDN博客](https://blog.csdn.net/weixin_47173136/article/details/119748592)
DDS内插PLL方案利用了DDS有较高频率分辨率的优点，先将DDS信号与VCO的反馈信号做混频处理作为鉴相器的参考输入，提高了合成频率的分辨率。由于DDS信号没有经过PLL倍频处理，所以DDS信号的杂散和相位噪声能够维持原有水平。调频时间仍然由PLL结构所决定，失去了DDS快速调频的特点，频率转换时间仍然较慢。
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2.2.2 DDS 和 PLL环外混频
DDS 与 PLL 环外混频利用高质量的参考频率，为 PLL 和 DDS 提供参考频率，PLL输出高频大步进的宽带频率， DDS 输出低频小步进快速跳频的窄带频率。将 PLL 输出频率与 DDS 输出频率通过混频器混频后，利用滤波器滤除多余的杂散分量，实现宽带小步进的输出频率，原理如图 3.3 所示
DDS 与 PLL 环外混频通过混频器上变频解决了 DDS 输出频率低的问题，而系统输出频率的跳频时间由 DDS 决定，因此也解决了 PLL 锁定时间长的问题。
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混频器输出相位噪声取决于较差一端的相位噪声。DDS 本身可等效为小数分频器，可改善 M 倍频参考频率的相位噪声。而 PLL 本身可等效为整数倍频器，会造成参考频率的相位噪声恶化。因此，输出频率的相位噪声取决于 PLL 的相位噪声。而提高 PLL 鉴相频率，可以降低环内分频比 N，优化 PLL 输出频率的相位噪声。
DDS 与 PLL 环外混频方案的优点是工作频率较高、跳频速度快、频率分辨率高。缺点是混频器的非线性会将 DDS 的杂散混频至输出频率范围内，且混频器本身的非线性杂散也会影响输出频率的频谱纯度。
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DDS与PLL环外混频方案中将PLL和DDS独立输出的频率进行混频后输出，充分利用了DDS高频率分辨率和PLL高频率宽带宽输出能力的特点。PPL提供以fr为大频率步进，DDS提供精确的频率步进以填补大步进频率之间的间隙，提高输出频率的分辨率。该方案的缺点:混频作用将DDS的杂散上变频到了高频段，从而增加了后端带通滤波器设计和制作的难度。
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2.3 PLL+DS 频率扩展
对于压控振荡器芯片，输出频率越高和覆盖范围越宽，均会造成输出频率相位噪声恶化。同时压控振荡器芯片的输出频率范围有限，通常在芯片内部集成倍频器进行频率扩展，但也会造成输出频率相位噪声恶化。而直接频率合成技术具有低相位噪声低杂散和电路简单的优点，因此，基于锁相环结构的频率综合器，通常采用 PLL+DS 的方案实现频率扩展。
PLL+DS 频率扩展方案是指利用直接频率合成技术对锁相环输出频率进行倍频、分频，实现频率扩展，方案原理如图 3.4 所示。
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PLL+DS 频率扩展方案的优点是可实现较宽的频率扩展，具有良好的相位噪声和杂散抑制度，电路结构简单，易于实现。该方案的跳频时间与 DS、PLL 有关，但主要取决于锁相环的捕获时间。缺点是需要用较多的滤波器滤除干扰信号，增大系统体积。
2.3 小步进常用方案
2.3.1 DDS 内插 PLL
DDS 内插 PLL 是一种实现高分辨率频率综合器的常用方案DDS 可等效为小数分频器，具有高分辨率的特点。该方案将 PLL 的输出频率作为 DDS 的参考频率，DDS的输出频率经过环内分频器进入鉴相器。
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其中，n 为 DDS 相位累加器的位数，K 为 DDS 的频率控制字。由上式可知，随着 DDS频率控制字 K 的改变，PLL 输出频率的分辨率也随之改变。
DDS 内插 PLL 方案的优点是不仅可以降低环内分频比，改善 PLL 输出频率的相位噪声，而且可以利用 DDS 高分辨率的特点实现输出频率小步进。缺点是 DDS 会引入近端杂散，无法被环路滤波器有效滤除。DDS 的参考频率上限较低，极大地限制了 PLL的输出频率范围，因此该方案不适合实现输出频率高的频率综合器。
为了抑制 DDS 引入的杂散，可控制 DDS 输出某个固定频率，通过滤波器将输出杂散滤除。固定 DDS 输出频率，当 VCO 频率发生改变时，鉴相器输入频率变化范围较小，有利于 PLL 快速锁定频率，方便环路调试。
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该方案是把普通PLL反馈回路中的小数分频器替换为DDS。这种方式通过逻辑控制单元改变DDS在环路中的频分比达到改变鉴相器(PD)的输入频率的目的，最终改变鉴相器的输出电压完成对VCO输出频率的控制。DDS的高分辨率特点以及PLL结构宽频带输出的优势都得到了保留，但是DDS作为分频器插入PLL反馈环路中增加了反馈环路电路的复杂性，同时提高了设计和调试电路的难度。
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2.3.1.1 锁相环内插单级混频器
锁相环内插单级混频器是指在锁相环环内引入一个混频器，混频器的射频频率来自压控振荡器的反馈频率，本振频率来自 M 倍频参考频率。本振频率和射频频率越接近，中频频率越小，从而能更大程度上地减少环内分频比。原理如图
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锁相环内插单级混频器方案的优点是将参考频率和压控振荡器输出频率混频输出，有效降低锁相环环内分频比 N，从而减小环内相位噪声。同时也可以降低锁相环反馈分频器最大工作频率。当需要实现高频率输出的频率综合器时，如 20GHz，大部分鉴相器N 分频器无法承受如此高的反馈频率，因此通常做法是对压控振荡器反馈频率进行预分频处理。而通过下变频的方式将反馈频率降至鉴相器 N 分频器工作频率范围内，不仅省去了预分频的步骤，而且使得低相位底噪的鉴相器应用在高频反馈支路时不再受 N 分频器最大可承受频率的限制。该方案的缺点是引入混频器后，需要使用窄带的声表面波滤波器(Surface Acoustic Wave, SAW)选出单边带频率信号，SAW 的相移会影响环路滤波器的性能。同时，无源混频器的变频损耗在-10dB 左右，需要增加增益放大器提升中频信号的输出功率，这样会引入放大器的附加噪声，影响输出频率相位噪声。
锁相环内插单级混频器方案适合于实现输出频率范围相对较窄的低相位噪声频率综合器。而对于超宽带的频率综合器，该方案无法满足所有输出频率都能具有低相位噪声的性能。因为混频本振频率固定，而部分输出频率和本振频率差值较大，这部分输出频率的环内相位噪声最差仍将恶化 20log N dB。
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由式(3.4)可知，该方案的频率步进较大，和经典锁相环一样，频率步进取决于鉴相频率。
可行方案
[8_18GHz宽带微波频率源模块研究_李占国]
将混频器和相应的带通滤波器插入 PLL 反馈环路内就形成了混频器内插锁相环方案。参考信号一路经过 M 次倍频，滤波和放大后得到比较纯净的频率作为混频器的本振信号。射频信号和本振信号混频得到中频信号，中频信号 N 分频后进入鉴相器。
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但是，由于混频器的引入，降低了反馈分频器 N 的分频比，提高了整个锁相环路的工作频率。所以，他可以有效改善输出频率和频率分辨率之间的矛盾。在相同的输出频率时，可以减小分频器 N 的值，降低锁相环路的相位噪声。这种方案的缺点是，引入的分频器，倍频器和相应的带通滤波器，使得电路结构变得复杂。混频器带来的寄生参量也恶化了输出频谱。比如，本振和射频信号的交调分量如果落入锁相环路带宽内，就无法滤除，带来杂散信号。在应用本方案时，要考虑分频分配，尽量使混频器的交调分量远离中频信号，方便后面的带通滤波器滤除，降低混频器引入的杂散。

2.3.1.2 锁相环内插多级混频器
锁相环内插多级混频器是指在锁相环内插单级混频器的基础上，在反馈支路上串联多个混频器，原理如图
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多级混频器可完全消除环内分频比，即令图 3.11 中 N=1，最大程度上减小鉴相器引入的相位噪声。混频器产生的谐波和交调分量是鉴相频率的倍数关系，可由环路滤波器滤除。
锁相环内插多级混频器方案的难点是确定各级混频器的本振频率。多级混频器的本振频率由参考频率经过倍频、分频的组合方式获得，确定倍频器和分频器的值即可确定本振频率。具体确定方法如下：
1、根据鉴相频率和输出频率的比值，将多级混频器等效为整数或小数分频比；
2、将频率综合器的频率划分为连续的频率段，使每个等效分频比对应一段频率；
3、先选用常见的分频器，而后根据等效分频比确定每级混频器本振处的倍频值；
4、由于分频器和倍频器均为整数值，固定的本振频率无法实现将所有反馈频率下
降至鉴相频率，因此参考频率必须是连续的窄带低相位噪声频率，可采用 3.3.2 节介绍的锁相环内插单级混频器方案实现。
锁相环内插多级混频器方案适合实现超宽带低相位噪声的频率综合器。该方案的优点是极大地降低锁相环内分频比，改善输出频率环内相位噪声，可利用多级混频器结构实现超宽带频率输出。该方案的缺点是频率步进较大，同样可采用 3.2.2 节介绍的 DDS激励 PLL 的方案，利用 DDS 输出频率作为 PLL 的参考频率，实现输出频率小步进。

2.3.2 DDS 激励 PLL
DDS 激励 PLL 是另一种实现高分辨率频率综合器的经典方案。该方案将高性能的参考频率倍频后作为 DDS 的时钟信号，DDS 高分辨率、低相位噪声的输出频率为 PLL提供参考频率，通过改变 DDS 的输出频率来实现 PLL 快速跳频，原理如图
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其中，N 为 PLL 锁定时的环路分频比，K 为 DDS 输出频率的控制字，n 为 DDS 的相位累加器位数。
DDS 激励 PLL 方案具有高分辨率和低相位噪声的优点。当锁相环单独工作时，为了实现输出频率小步进，需要降低鉴相频率。根据 2.4.3 节锁相环相位噪声分析可知，鉴相频率过小会导致环内相位噪声恶化，增大环路切换时间。而 DDS 输出频率可以使PLL 具有较高的鉴相频率，同时又具备高分辨率、低相位噪声的特点。DDS 输出频率作为 PLL 参考频率，经过 PLL 的 N 次倍频后，输出频率仍然保持较高的分辨率。而且鉴相频率的提高可以降低环路分频比，改善 PLL 环内相位噪声。
DDS 激励 PLL 方案环路带宽的设置直接影响系统的跳频时间、PLL 近端相位噪声（主要受 DDS 杂散影响）以及 PLL 远端相位噪声（主要受 VCO 相位噪声影响）。对于PLL，增加环路带宽可以缩短跳频时间，同时也可以改善 VCO 相位噪声对整个 PLL 相位噪声的影响。但是增加环路带宽会导致 DDS 近端杂散进入锁相环内，无法被有效滤除，影响输出频率频谱纯度。因此，如何有效抑制 DDS 的近端杂散是完善该方案的关键。
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DDS直接激励PLL是DDS+PLL频率合成技术中比较简单的一种方式。这种方式利用了DDS的高分辨力来提高PLL输出的频率分辨力，同时也利用了PLL实现较高的频率输出。但在频率转换时间上比纯DDS结构所花费的时间长，频率转换时间主要取决于PLL。
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2.3.3 DDS 杂散和相噪
2.3.3.1 DDS 杂散抑制方案
DDS 的杂散分布与 DDS 参考频率和输出频率有关。
首先，为了避免谐波对 DDS 输出频率的干扰，频率规划时可以将 DDS 输出频率范围设置在其低次谐波范围外。
其次，部分DDS芯片内部集成杂散消除电路，如Analog Devices的DDS芯片AD9912。AD9912 内部采用“杂波抑制”通道，可以对最大两个谐波抑制度改善 10dB，对杂散抑制可达 60dBc。
AD9912 内部杂散抑制结构如图 3.7 所示，工作原理是在 AD9912 杂散处产生一个等幅反相的信号，从而抵消杂散。
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将 DDS 输出频率上变频再分频的方案，也可以对杂散有 20log N 的改善，原理如图
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DDS 输出频率上变频再分频的方案利用 M 倍频参考频率将 DDS 输出频率fout 上变频，从而将输出频率和杂散搬移到较高的频率位置，再利用可变分频器对中频信号分频，降低中频信号至鉴相器允许的鉴相频率范围内。根据 2.4.2 节分析可知，分频器对杂散相位噪声有 20log N 的改善。此方案的缺点是在减小杂散的同时降低了输出频率的带宽。
[8_18GHz宽带微波频率源模块研究_李占国]
DDS 中的杂散主要来源于三个方面：
1、相位累加器输出截断误差；
2、ROM 中波形幅度量化误差；
3、DAC 的非理想特性。非理想状态引进的杂散
2.3.3.1 DDS 的相位噪声分析
[8_18GHz宽带微波频率源模块研究_李占国]
DDS 理论上可以认为是任意改变分频比的小数分频器，所以相位噪声应该比参考信号按照 20log N 的关系改善。但是由于 DDS 的工艺以及外围电路的影响，使得相位噪声由一定的恶化，但是，就目前情况来看 DDS 满足大部分电子系统的相位噪声要求。
2.3.4 梳状谱发生器电路
梳状谱发生器可以简单高效地产生丰富的谐波分量，具有低噪声、宽频带、高稳定和小型化等特点。因此，本文选用梳状谱发生器电路来实现频率倍频，提供 1 GHz 参考频率和 3.2GHz 本振频率，电路图和工作原理如图
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梳状谱发生器电路包括偏置电路、匹配电路和脉冲发生电路。其中，Ra 为信号源内阻，Cb 为隔直电容，Lb为高频扼流圈、Rb为偏压电阻、Cm 和Lm 构成 LC 匹配回路，L为激励电感，Ct 为调谐电容。梳状谱发生器的核心器件是阶跃恢复二极管(Step Recovery Diode, SRD)。SRD 具有很强的非线性，在整个梳状谱发生器中起到产生谐波的作用。SRD 谐波次数和谐波效率成反比关系。SRD 的特性是在低阻抗下容值高，在高阻抗下容值低。在 SRD 两端施加正向偏置电压时，结电容存储电荷，呈现低阻抗状态；当施加反向电压时，结电容释放电荷，会形成较大的反向电流。结电容电荷释放结束后，反向电流以阶梯方式快速减小，该现象即为阶跃恢复现象。反向电流的快速变化会形成一个窄带反向电压，包含丰富的谐波成分。
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举例如下：本文 SRD 选用 MA144769-287T，其参数如图 5.3 所示。
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在 ADS 里对梳状谱发生器进行建模，如图 5.4 所示。根据式(5.1)~(5.6)计算得到的参数，设置梳状谱发生器具体模型，仿真结果如图 5.5 所示。
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十倍频链电路的实现
[8_18GHz宽带微波频率源模块研究_李占国]
![[Pasted image 20230420100705.png]]
衰减器采用π 型衰减网络，用以调整输入功率和改善驻波。在本电路中采用输入输出都匹配到 50 Ω ，衰减量为 10d B 的集总参数衰减网络。电阻R1 =R3 =100Ω ， R2 =68Ω 。放大器采用 SGA3586，该放大器的小信号增益为25d B，1d B 压缩点为 13.5dBm。500MHz 信号是直接从 SGA3586 直接提取的 5 次谐波，通过调整该放大器的直流工作点和输入功率的大小，可是做到 100MHz 的5 次倍频信号功率大于 4 次和 6 次倍频信号功率。500MHz 的信号首先通过一个高通滤波器，主要作用是滤掉 100MHz 的基波信号。需要说明的是：1.第一个500MHz 带通滤波器设计时在 400MHz 处加一级传输零点，滤除掉 400MHz 的谐波，第一个 500MHz 带通滤波器设计时在 600MHz 处加一级传输零点，滤除掉600MHz 的谐波；2.滤波器的仿真图只给出一个大体的元器件值和趋势，电路元器件的具体值还需要在电路调试中获得，这就需要一定的调试经验和耐心。
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经过滤波后的 500MHz 信号进入 2 倍频器，2 倍频器选用 Mini Circuit 公司的 KC2-11，这是一款性能优良的 2 倍频器。倍频后得到 1GHz 的信号，信号还需要滤波放大，最后再次滤波输出。1GHz 带通滤波器用分布参数的 SIR 结构实现，在 HFSS 中的建模和仿真结果如下图所示：
![[Pasted image 20230420100831.png]]
如图所示，SIR 滤波器的寄生通带在02.5 f 处，在 800MHz 和 1200MHz 处的抑制度较大，满足了项目需求。经过反复调试，十倍频链电路获得了比较好的结果，下面列出该倍频链电路和测试频谱曲线。由测试曲线可以看出，该倍频链的性能指标达到了要求。下图是倍频链电路的测试曲线和实物图：
![[Pasted image 20230420100851.png]]
2.3.5 双锁相环频率合成方案
单环锁相环可以实现频率综合器高性能的指标个数有限，单环锁相环实现不同指标方案的性能对比如表 3.2
![[Pasted image 20230419103644.png]]
![[Pasted image 20230419103714.png]]
锁相环内插多级混频器的方案，可利用单环锁相环实现高频率输出、低相位噪声的频率综合器。而如果指标对频率步进和频率带宽的要求严格，则该方案无法同时满足高频、宽带、低相位噪声和小步进指标要求。
利用 DDS 激励锁相环内插单级混频器的结构作为锁相环内插多级混频器结构的参考频率，形成双环锁相环结构，可实现高频、宽带、低相位噪声和小步进的指标要求，原理如图 3.12 所示。
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双环锁相环综合了直接频率合成技术、锁相环和 DDS 三种主流频率合成技术的优点。参考本振锁相环利用 DDS 产生小步进输出频率，通过环内的单级混频器，减小环内分频比，降低环内相位噪声，实现具有高频窄带小步进低相位噪声特点的输出频率。级联混频锁相环的参考频率和混频器组的本振频率由参考本振锁相环输出频率提供，通过环内的多级混频器，将环内分频比降为 1。最终双环锁相环结构可实现具有高频宽带小步进低相位噪声特点的频率综合器。
双环锁相环结构环路滤波器的带宽设置会影响混频器交调分量和杂散的抑制、环路锁定时间和相位噪声。对于没有捷变频指标要求的频率综合器，通过合理地规划参考本振锁相环的输出频率，并同时减小环路带宽，改善了输出频率的频谱纯度。
2.3.6 混频环防错锁以及锁定时间研究
[DDS驱动PLL的X波段宽带高纯度捷变源设计庞春辉]
2.3.6.1 混频时间
环路带宽直接决定了锁定时间。环路带宽越大，锁定时间越短，反之，锁定时间越长。频率跳变的大小也决定了锁定时间。频率跳变越大，锁定时间越长，反之，锁定时间越短。窄环路能提高PLL的杂散抑制，提高PLL锁定速度和窄环路矛盾主要有两大方法：
（1）给VCO精确预置电压，在跳频时，使环路电压变化最小，提高锁定速度，方法有DA预置和辅助鉴相等。
（2）变环路带宽，在跳频时，采用大的环路带宽迅速锁定或者接近锁定，然后切换到窄环路，方法有改变鉴相增益法和切换环路电阻等。
DA预置的缺点是 DA会引入数字杂散导致相噪和近端杂散恶化。辅助鉴相法缺点是电路复杂度提高，可能引入杂散的地方增多，使得布板难度加大。
2.3.6.2 宽带混频锁相环防错锁设计
[一种超宽带超低相位噪声频率综合器成斌]
混频环锁定对应的 Fvco频率有两个解，也就是混频器的上边带和下边带，这种现象也叫混频环的错锁. 窄带混频锁相可以通过窄带 VCO 型号的选择来避免 Fvco频率同时出现上下边带的可能，而宽带混频环不可避免同时出现上下边带，因此解决错锁问题是宽带混频锁相的关键，下面首先分析宽带混频环的锁定条件.
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2.3.6.2 宽带混频锁相环防错锁设计之辅助环
[一种简单可靠的高速宽带混频环防错锁方案及工程设计郗洪杰]
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![[Pasted image 20230419180224.png]]
![[Pasted image 20230419180236.png]]
[Signal Generation - Fundamentals Electronic Measurements Group Agilent Technologies Inc.]
以下安捷伦信号源方案拓扑框图
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![[Pasted image 20230419162629.png]]
![[Pasted image 20230419162838.png]]

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通信原理学习笔记2-1：模拟调制——相干解调的载波恢复、锁相环（平方环/Costas环）、变频/混频技术
原始信号为基带模拟信号,要想在空气中传播信号,必须使用频带信号(频率高则天线长度降低,且可能进行频分复用等) 要产生频带信号,需要频谱搬移,这就是调制:基带信号经过调制,得到已调信号/调制信号/频带信 ...
锁相环（PLL）基本结构及相关基本知识
一.锁相环基本结构 1.上图即为锁相环基本组成结构:包含鉴相器.环路滤波器和压控振荡器三部分,相应的反馈回路如图示例为一个整数N分频器,实际也可以是复杂的小数分频器,通常采用Sigma-delta调制 ...
电机标幺化、PI标幺化、锁相环PLL标幺化详解电机模型相关标幺化处理
电机标幺化.PI标幺化.锁相环PLL标幺化详解电机模型相关标幺化处理电流环PI控制器的标幺化处理观测器中PLL锁相环的标幺化处理采样时间处理这是文档,不是代码,文档中的代码均为引用举例子的 ...

混频锁相环相关拓扑，性能以及错锁问题梳理

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