Lockup latch的用法，看这个就够了！

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吾爱 IC 社区公众号之前推送过一篇文章，简单分享过 LOCKUP LATCH 的概念及其应用。今天将带大家深入来了解 Lockup latch 实际的应用。

听说 Latch 可以高效修 hold 违例（Timing borrowing 及其应用）

Lockup Latch

如下图所示，DOMAIN1 和 DOMAIN2 分别为两个 clock domain，在 func mode 下两个 domain 不存在相互交互的 path。因此，在做时钟树综合（CTS）时，会各自独立长 clock tree，即他们之间的 clock latency 可能存在较大的差异。在 func 模式下不会有任何问题。

但是，在做 DFT 的时候，我们将 DOMAIN1 和 DOMAIN2 的寄存器串在一条链上了。在 scan shift 时是有问题的。他们之间是需要做 hold check（比如 DOMAIN2 的 clock latency 比较长）。对应的 setup 和 hold 检查波形图如下图所示。从波形图中得知，hold violation 比较大。为了解决这个较大的 hold violation，需要在 DOMAIN1 和 DOMAIN2 之间插入 LOCKUP LATCH，从而改善较大的 hold violations。

Positive or Negative Level Latch?

Launch flipflop 正沿触发，capture flipflop 也是正沿触发

这种情况需要加一个低电平传输的 Lockup Latch。也是最常见的 case。

Launch flipflop 负沿触发，capture flipflop 是正沿触发

这种情况无需加 Lockup Latch。

Launch flipflop 负沿触发，capture flipflop 也是负沿触发

这种情况需要加一个高电平传输的 Lockup Latch。

Launch flipflop 正沿触发，capture flipflop 是负沿触发

这种情况留给各位思考，自己画波形图就可以知晓

深入浅出讲透 set_multicycle_path，从此彻底掌握它

Lockup Latch 应该加在哪里？

这里以第一种情况为例（即 Launch flipflop 和 capture flipflop 均是正沿触发的情况）。通过以上的分析得知，需要在这两个 domain 之间加 Lockup latch，才能够显著减少 hold violations。那么问题来了，这个 Lockup latch 应该加在靠近 Domain1，还是靠近 Domain 2?

靠近在 Domain2 中

将 Lockup latch 加在靠近 Domain2 中后的简易电路结构如下图所示。由于时钟树综合阶段工具会做将 Lockup latch 和 Domain2 中的寄存器做 balance，因此 clock skew 会比较小，这里假设 skew 为 0。对应的 setup 和 hold 检查波形如下图所示。

从波形图中得知，Domain1 中的 DFF 到 Lockup latch 的并没有改善（与之前 Domain1 中 DFF 和 Domain2 中 DFF 的 hold 一样大）。因此，这种 Lockup latch 加的方式是不正确的。

靠近 DOMAIN1 中

将 Lockup latch 加在靠近 Domain1 中后的简易电路结构和波形图如下图所示。

从波形图得知，Domain1 中的 DFF 到 Lockup latch 的 hold 明显得到了改善。同样 Lockup latch 到 Domain2 中的 DFF 的 hold 也没有问题。虽然 setup 检查变严格了，但是由于 scan 模式下，scan clock 是低速的。所以 setup 也没有问题。

加 buffer 抑或加 LOCKUP?

众所周知，传统修 hold violation 的方法就是插 buffer。理论上当你的 hold violations 比较大的情况，都可以采用 insert Lockup latch 的方法来解决（Func 下慎重，需要确认不影响逻辑功能）。比如在某个 endpoint 点存在 1ns hold violation，此时你可能需要在这个 endpoint 上插几十个甚至上百个 hold buffer。这种方式解决 hold violation 存在以下几方面的弊端。

Hold buffer 太多，可能导致 routing congestion 问题
Hold buffer 太多，可能导致 power consume 问题
由于 large skew 和 OCV 效应，timing 在各个 corner 下 variation 会比较大，容易导致 setup 和 hold 冲突

关于 setup 和 hold 冲突的解法方法，会推送在小编的知识星球上。有需要的可以关注起来。

LOCKUP LATCH 的应用

Clock skew 非常大的情景

Clock skew 特别大，往往是由于前端设计时，时钟结构规划不合理导致的。比如 scan clock 和 func clock 太早分开。一方面可以通过前期更改时钟电路结构。另一方面可以后期 Timing fixing 阶段通过 ECO 方式加入 Lockup latch。关于如何做这种 ECO 留给各位思考，其实很简单。

uncommon clock path 非常长

在吾爱 IC 社区之前推送的关于时钟树综合的分享中，提到想得到一个比较好的，比较小的 clock skew，一定要将 uncommon clock path 做到最短。Uncommon clock path 越长，受 OCV 的影响越大，不同 corner 下 variation 越大，hold 越不好收敛。

数字后端设计实现之时钟树综合实践篇

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