主存块和cache块关系_Cache（直接相联）

实验资源来自于MOOC-华中科技大学-计算机硬件系统设计

计算机硬件系统设计_华中科技大学_中国大学MOOC(慕课)

一、Cache（直接相联）

电路功能：设计一个具有8个cache槽的cache，主存地址16位，cache块大小为4字节。

引脚含义：

Addr：输入，16位宽，主存地址

BlkDataIn：输入，32位宽，块数据输入

BlkDataReady：输入，1位宽，块数据准备就绪

CLK：输入，1位宽，时钟输入

Miss：输出，1位宽，1：数据缺失；0：数据命中

DataOut：输出，8位宽，数据输出

由直接相联映射关系我们可知

主存地址16位

8位cache槽需要3位位宽数据

4字节cache字节块要2位位宽数据

区地址占剩余位宽

所以

区地址（tag）11位

行地址（index）3位

字地址（offset）2位

将主存地址数据进行分割

接下来实现读逻辑

由直接相联映射关系实现可知

将行索引index直接译码，得到对应行选择信号

每个cache槽需要三个寄存器，valid， tag， data，将输入输出分别对应，用三态门和行选择信号对输出数据进行选择。

当数据有效，且区地址相同表示命中

接下来实现写逻辑

输入信号为真时，且未命中（即数据失效，需要载入主存中的数据）

整体电路如下

二、测试电路

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