自顶而下的设计方法

实例化

Verilog硬件描述模型

半加器：

结构化的方式：使用异或和与门

Verilog结构级模型

寄存器reg类型，可以赋值存储值

语言规则：

向量：

Verilog行为级模型

过程块使用的时候不能嵌套
多个initial块是并发执行的，从仿真0时刻开始执行，整个仿真过程中只执行一次。
通常使用初始化、信号监视、生成仿真波形等。

连续赋值语句assign

assign x=sel?a:b;

组合过程块always

时序过程块always——1&2

阻塞性过程赋值与非阻塞型过程赋值

建议：
时序逻辑电路：非阻塞型
组合逻辑：阻塞型

点平型时序电路：锁存器latch

有反馈回路，锁存器有记忆功能
电平敏感锁存器
边缘敏感触发器

验证技术与方法

testbench结构模块

验证由底向上，先验证较小的模块

时钟频率可以软件中指定

待测电路实例化，测试模块对其进行调用

测试模块无输入输出接口

测试平台简单的模板：

红色代码为待测模块

测试平台的信号发生器

initial语句中必须要用begin 和end进行封装

验证与仿真示例

多路选择器：

组合逻辑的综合

网表：

assign语句

综合时几种常用的优化技术

尽可能最少的资源、延时、输入输出
根据要求来进行优化

优化后，降低各个门的输入，以及器件的数量

X、Y做了一个节点，简化的同时可供后续使用：

下述优化后，门的使用数量减少，但是延时（一个信号从输入到输出经过的门）增加

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