奇偶校验verilog

题目描述：
现在需要对输入的32位数据进行奇偶校验,根据sel输出校验结果（0输出奇校验，1输出偶校验）
信号示意图：

`timescale 1ns/1ns
module odd_sel(
input [31:0] bus,
input sel,
output check
);wire odd;
assign odd = ^bus;
assign check = sel?odd:~odd;endmodule

题意整理

1、简单理解奇偶校验

奇校验：原始码流+校验位总共有奇数个1

偶校验：原始码流+校验位总共有偶数个1

2、计算奇偶校验的方法按位求异或得到奇校验结果，对其求反得到偶校验结果

3、连续进行异或 odd = ^bus 对bus进行异或位操作

** 奇校验=异或运算 * 1:奇数、0:不是奇数
偶校验=异或运算取反 * 1:偶数、0:不是偶数
***

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