VHDL设计一个同步置数、异步清零的D触发器

设计一个同步置数、异步清零的D触发器，其引脚名称和逻辑功能如下表所示。

LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY ddddd IS
PORT (clk, set, clr, d : IN STD_LOGIC;
q, nq : OUT STD_LOGIC);END ddddd;
ARCHITECTURE ard OF ddddd IS
BEGINPROCESS( clk,set,clr,d) isBEGINIF clr='0' THENq<='0';nq<='1';ELSE IF (clk'EVENT AND clk='1') THENIF  (SET='0' )THENq<='1';nq<='0';ELSEIF d='1' THENq<='1';nq<='0';ELSIF d='0' THENq<='0';nq<='1';END IF;END IF;END IF;END IF;END PROCESS;
END ard;

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