FPGA实现cameralink解码

步骤
1，下载XAPP585，提供了全套源代码
2，使用top5x2_7to1_sdr_rx.v文件，修改顶层bit_rate_value为线上时钟的7倍
3，去掉n_x_serdes_1_7_mmcm_idelay_sdr.v文件里面generate那部分，也就是去掉serdes_1_to_7_slave_idelay_sdr模块的调用，否则编译报错
4，添加xdc，屏蔽DDLY哪个地方的时序问题
5，修改接口即可

说明: 用select_io_wiz的IP核，发现解码数据有时候对不齐，需要用bitslip功能，尚无思路

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