基于FPGA跳舞机实现

本工程在ISE下创建，使用verilog HDL语言。

实现跳舞机的功能，可以通过开关控制速度，根据VGA显示的内容，按指定的按键，实现分数的统计，同时有背景音乐。

本工程顶层模块下包括10个子模块。

UCF文件配置管脚。

本工程截图如下所示：

顶层模块设计代码：

`timescale 1ns / 1ps

module top(
   input clk,
   input clr,
   input [5:0] data,
   input sw,
   input [1:0] speed,
   output hs,
   output vs,
   output voice2,
   output voice1,
   output[2:0]red,
   output[2:0]green,
   output[1:0]blue,
   output[3:0]w,
   output[7:0]a,
   output ena1,
   output ena2,
   output change
   );

wire c

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