一、读入电路文件

首先是需要读入一个电路文件，格式可以有很多种，比如verilog、aig、truth table等。常用命令有read_aiger、read_verilog、read_blif等等。

strash：将读入的电路格式转变为AIG的格式。注：不会改变电路中锁存器的位置。

二、对电路进行逻辑综合

balance：采用拓扑排序，选择每个多输入与门的最小延迟树分解，在不增加节点数的基础上去优化深度。分为两步：covering和tree-balancing。

covering将子集之间没有反相器且没有外部扇出的两输入与门组合在一起形成一个多输入与门。

tree-balancing将covering得到的多输入与门分解为两输入与门，试图减少AIG深度。

cleanup：清除电路中所有的悬浮节点（悬浮节点指那些没有扇出的节点，且不指向PO或锁存器）。

collapse：递归地将扇出节点以BDD的方式构建成一个网络（仅限小电路）。

dsd：对电路进行disjoint-support decomposition分解操作。具体内容可以参考文献“An Efficient Disjunctive Decomposition Algorithm and Its Application to Logic Synthesis”。

rewrite：通过迭代地选择一个节点上的AIG子图，预先计算其所有NPN结果并保存子图，用子图中效果更佳的子图来替换当前AIG子图，以此来达到最小化节点数量的目的。

renode：对当前这个AIG中创建边界，并重定义中间的部分以形成更大的节点（类似于将一块AIG子图封装成一个节点）。

refactor：对AIG中的逻辑锥(10-20个输入)进行迭代collapsing 和refactoring ，减少AIG节点的数量和逻辑层的数量。

resub：对于当前节点，重新使用网络中已经出现过的节点进行表示，如果节点数或者深度得到了优化，则进行替换。resub的过程可以分为三步：首先，确定以某个节点为root的k-cut（k为该cut集所能包含的最大pi个数，一般按编号顺序取）；其次，确定该root节点所对应的最大扇出自由锥（MFFC）；最后，比对该MFFC的真值表和cut集中除MFFC部分外的其他节点真值表，如果匹配上了即用后者取代前者，即省去了原先的MFFC。此外，还可以通过外加与门来进行上述操作，不过一般推荐外加门数量不超过MFFC内部门个数。

fx：通过提取双立方分解和两个文字的单立方分解来检测逻辑共享。具体内容可以参考文献“The testability-preserving concurrent decomposition and factorization of Boolean expressions”。

multi：将两输入AIG扩展为多输入与门的结构。

rr：将AIG中的冗余部分移除。

sweep：移除悬空节点，将buffers和反向器折叠到它们的扇出中，传播常数，并移除重复的扇出。sweep不能应用于AIG，因为AIG在结构上经过哈希处理，因此没有buffers、反向器和未传播的常量节点。所以想要使用sweep需要先删除逻辑网络中的buffers节点。

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