31.Altera PLL ip核的调用

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ADI的PLL介绍视频，感觉没事多去这上面看看能学到不少东西

Altera的PLL可以设置备用输入时钟，并且作为下游或者上游与其它PLL级联

A，锁相环组成：

参考输入，参考R分频器，鉴相器，低通环路滤波器，压控振荡器（Voltage Controlled Oscillator），N分频器

增益计算：（自动控制原理大法好）

理想鉴相器的输出电压，应该和两输入信号的相位差成正比

1.模拟鉴相器：

采用模拟乘法器搭建：

用积化和差公式推，通过低通滤波器，忽略掉式子中含wt的项

2.异或门鉴相器

3.边沿触发的鉴频鉴相器

原理读时序就懂了，注意这是边沿触发的D触发器，CLR为高电平时复位

输出脉冲转化为平均电压方法:

一，用差分放大器：

二，用电荷泵电路

B，环路滤波器

C1将电流转化为平均电压。因为在S=0处有一个二阶极点，相频特性为常数，会引起不稳定。引入R2和C2，作为一个零点，提高环路稳定性。但是会出现纹波，因此引入R3和C3.

C，压控振荡器

压控晶体振荡器，频率精度好，但输出带宽窄，输出频率低，造价高

D，Dual Modulus Prescaler（双模前置预分频器）

解决高速VCO与低速分频器之间的矛盾。

这段没懂

三分频分频器器

E，分数分频器（Fractional-N Synthesis）

基本原理：50%的时间三分频，50%的时间四分频，就能实现3.5分频。

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