4位双向移位寄存器(行为描述)

module cy4(input S1,S0,//选择输入端口声明input DSR,DSL,//串行数据输入input CP,CR,//时钟和清零输入input[3:0] D,//并行数据输入output reg[3:0]Q//输出端口及变量的数据类型声明);
always @(posedge CP or negedge CR)
if(!CR) Q <= 4'b0000;
elsecase({S1,S0})2'b00:Q <= Q;//输出保持不变2'b01:Q <= {Q[2:0],DSR};//右移2'b10:Q <= {DSL,Q[3:1]};//左移2'b11:Q <= D;//并行置数endcase
endmodule

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