前言

本系列是记录卢有亮老师的《数字设计FPGA应用》的学习笔记，视频课程链接MOOC平台数字设计FPGA应用
教材《Xilinx FPGA原理与实践—基于Vivado和Verilog HDL》——卢有亮

1 FPGA概述

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，
它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既
解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者的设计而改变，所以FPGA可以完成所需要的逻辑功能。

2 FPGA基础及7系列FPGA基本原理

Xilinx Artix-7 系列器件以28纳米高性能低功耗，尤其适合于可满足航空电子和通信等领域的尺寸、重量、功耗和成本敏感型市场需求。提供大量的可供开发者直接使用的IP核，是市场的主流。

3 FPGA基本逻辑结构

Xilinx FPGA采用了阵列逻辑单元LCA（Logic Cell Array）概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。

通过查找表LUT实现逻辑函数。

1个可配置逻辑块CLB包含多个SLICE。

1个SLICE包含多个查找表，进位链和寄存器。

4 补充：FPGA基本结构

主要由以下几部分组成：
（1）基本可编程逻辑单元（CLB）
（2）可编程输入输出单元（IOB）
（3）嵌入式块RAM
（4）内嵌的底层功能单元和嵌入式专用硬核
（5）完整的时钟管理模块
（6）丰富的布线资源

4.1 可配置逻辑单元（Configurable Logic Block,CLB)

CLB由两个SLICE构成，SLICE可分为SLICEL(L:Logic）和SLICEM(M:Memory)，因此CLB也可分为CLBLL和CLBLM两类。
SLICE由查找表（LUT）和寄存器（Register）组成，查找表完成纯组合逻辑功能。FPGA内部寄存器可配置为带同步/异步复位和置位、时钟使能的触发器，也可以配置成为锁存器。FPGA一般依赖寄存器完成同步时序逻辑设计。一般来说，比较经典的基本可编程单元的配置是一个寄存器加一个查找表，但不同厂商的寄存器和查找表的内部结构有一定的差异，而且寄存器和查找表的组合模式也不同。

学习底层配置单元的LUT和Register比率的重要意义在于器件选型和规模估算。
注意：FPGA中组合逻辑全部使用查找表LUT实现，此外，查找表也可用来作为分布式存储使用。

4.2 可编程输入输出单元（IOB）

目前大多数FPGA的I/O单元被设计为可编程模式，即通过软件的灵活配置，可适应不同的电器标准与I/O物理特性；可以调整匹配阻抗特性，上下拉电阻；可以调整输出驱动电流的大小等。

4.3 嵌入式块RAM

目前大多数FPGA都有内嵌的块RAM。嵌入式块RAM可以配置为单端口RAM、双端口RAM、伪双端口RAM、CAM、FIFO等存储结构。

CAM，即为内容地址存储器。写入CAM的数据会和其内部存储的每一个数据进行比较，并返回与端口数据相同的所有内部数据的地址。简单的说，RAM是一种写地址，读数据的存储单元；CAM与RAM恰恰相反。

除了块RAM，Xilinx和Lattice的FPGA还可以灵活地将LUT配置成RAM、ROM、FIFO等存储结构。

4.4 内嵌的底层功能单元和嵌入式专用硬核

底层嵌入功能单元是指通用程度较高的嵌入式功能模块。如锁相环(Phase Locked Loop,PLL)、DLL(Delay Locked Loop)、DSP(Digital Signal Processing)和CPU等。
与“底层嵌入单元”是有区别的，这里指的硬核主要是那些通用性相对较弱，不是所有FPGA器件都包含硬核。

4.5 完整的时钟管理

全局时钟是一种专用互联网络，是专为覆盖对FPGA中各种资源的所有时钟输入设计的。这些时钟网络的设计旨在降低歪斜、占空比失真和功耗。其设计的目的还在于支持甚高频信号。
全局时钟控制资源和网络通常由以下通路和组件构成：全局时钟输入、全局时钟缓冲器、时钟树和时钟网络-GCLK 、时钟区域。

4.6 丰富的布线资源

长线资源、短线资源及逻辑单元內部布线资源。

参考链接：FPGA的基本结构
FPGA的基本结构

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