关于TNS（时序裕量）的调整

1.用reg打断过长的组合逻辑，使逻辑延迟和线延迟降低。

2.改变编译器策略，大多数人使用vivado都是在GUI模式，选择加强布局布线策略，而很多人不知道的是phys_opt_design是一种基于神经网络的可重用的回溯技术，这个过程在post_place结束后和post_route结束后都可以执行，工作内容却是不一样的。通过write_iphys_opt_tcl可以产生回溯性优化约束来提升电路性能。

3.跨时钟域问题，用两级同步器打拍，在同步器上，加(* ASYNC_REG="TRUE" *)。

(* ASYNC_REG="TRUE" *) reg [SYNC_STAGES-1:0] sreg = {SYNC_STAGES{INIT}};

这样可以使两个同步器在布局时位于同一个slice内，减少线延迟对于时序的影响。

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