控制寄存器，CPU缓存，PWT，PCD

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控制寄存器
Cr0寄存器
Cr2寄存器
Cr4寄存器
CPU缓存
PWT：Page Write Through
PCD：Page Cache Disabled

控制寄存器

控制寄存器用于控制和确定CPU的操作模式

Cr0 Cr1 Cr2 Cr3 Cr4
Cr1 保留
Cr3 页目录表基址（在10-10-12分页和2-9-9-12分页结构是不一样的）

Cr0寄存器

说明：
1.PE位：CR0的位0是启用保护标志
PE=1保护模式
PE=0实地址模式这个标志开启段级保护，而并没有启用分页机制。
若要启用分页机制，那么PE和PG标志都要置位

2.PG位：当设置该位时即开启了分页机制。在开启这个标志之前必须已经或者同时开启PE标志

PG=0且PE=0 处理器工作是在实地址模式下
PG=0且PE=1（目前这种操作系统还未出现）处理器工作在没有开启分页机制的保护模式下
PG=1且PE=0（这种情况不存在）在PE没有开启的情况下，无法开启PG
PG=1且PE=1 处理器工作在开启了分页机制的保护模式下

3.WP位
WP：对于Intel 80486或以上的CPU，CR0的位16是写保护标志，当设置该标志时，处理器会禁止超级用户程序（例如特权级0的程序）向用户级只读页面执行操作：

当CPL<3的时候：

如果WP=0可以读写任意用户级物理页，只要线性地址有效

如果WP=1可以读取任意用户级物理页，但对于只读的物理页，则不能写

Cr2寄存器

说明：
当CPU访问某个无效页面时，会产生缺页异常，此时，CPU会将引起异常的线性地址存放在CR2中
（异常处理结束后，会往下继续执行，所以需要记录；如果异常处理程序通过判断，我们访问的这个页面是一个未分配的页面，那么会报异常，在何处的线性地址发生了错误（也就是读取了Cr2寄存器的值））

Cr4寄存器

PAE/PSE说明：
PAE=1是2-9-9-12分页
PAE=0是10-10-12分页

PSE（就是PS位的一个总开关）：

PSE=1：

10-10-12分页情况下：
PS=1 4M页
PS=0 4K页
2-9-9-12分页情况下：
PS=1 2M页
PS=0 4K页

PSE=0：

10-10-12分页情况下：
PS=1 4K页
PS=0 4K页
2-9-9-12分页情况下：
PS=1 4K页
PS=0 4K页

CPU缓存

1.CPU缓存是位于CPU与物理内存之间的临时存储器，它的容量比内存小得多，但是交换速度却比内存要快得多

2.CPU缓存可以做的很大，有几K，几十K，几百K，甚至上M的也有

CPU缓存与TLB的区别：

TLB（线性地址和物理地址之间的关系）：
线性地址<---------------->物理地址

CPU缓存（物理地址和内容的关系）：
物理地址<---------------->内容

举例：当CPU读取某个物理页时，它就可以先查TLB，找到对应的物理地址，再查CPU缓存，找到对应的内容（CPU缓存大小决定了CPU的执行速度，缓存越大，速度越快）

关于PWT/PCD属性：

PWT：Page Write Through

PWT=1时，写Cache（缓存）的时候同时也会将数据写入内存中
PWT=0时，往缓存中读写数据的时候只往缓存中写，什么时候缓存中的数据映射到内存中呢？由CPU缓存控制器来决定

PCD：Page Cache Disabled

PCD=1时，禁止某个页写入缓存，直接写入内存
比如，做页表用的项，已经存储在TLB中了，可能不需要再缓存了