特性

双8位40MSPS、80MSPS、100MSPS采样率ADC
低功耗：每个通道100MSPS采样率时功率仅为90mW
片内集成了参考电压、跟踪保持电路
每个通道475 MHz模拟带宽
模拟输入带宽为41MHz时信噪比为47dB（SNR = 47 dB @ 41 MHz）
每个通道1 Vp-p 的模拟输入
单电源（3V）供电（范围为2.7 V to 3.6 V）
Standby mode for single-channel operation
Twos complement or offset binary output mode
Output data alignment mode
Pin-compatible 10-bit upgrade available
两个通道可独立工作

内部框图

AD9288由两个跟踪/保持放大器、两个ADC、两个时钟模块、一个内部参考电压模块、两个数据输出模块组成。

引脚图

DFS引脚

数据格式选择。此引脚为低电平时数字输出为二进制输出，此引脚为高电平时数字输出为二进制补码形式输出。

S1、S2引脚

S1、S2引脚用来控制AD9288的工作模式：

当S1设置为1，S2设置为0 时，AB两通道都正常工作，如果两通道输入相同的时钟，那么两通道的数字输出都在时钟上升沿，数据是对齐的。但是当两个通道的时钟不同的时候，那么两个通道的数字输出都在各自时钟的上升沿，此时数据是不对齐的。

当S1设置为1， S2设置为1 时， AB两通道都正常工作，如果两通道输入相同的时钟，此时，A 通道的数据输出仍在时钟的上升沿，而B通道的数字输出被延后了半个时钟周期，B通道的数字输出在B 通道时钟的下降沿，数据是不对齐的。但是当两个通道的时钟不同的时候，而且两个时钟相位相差180°时，B通道的数字输出被延后了半个时钟周期，那么两个通道的数字输出都在A通道时钟的上升沿，此时数据是对齐的。

当S1、S2都设置为1时，AD9288工作在双通道拼接模式。所谓拼接模式即是允许使用者将B通道输出数据错位半个周期。也就是说，向A、B两个通道提供相同的采样时钟（CLK_A=CLK_B），对同一信号进行采样。两通道的数据同在CLK_A上升沿有效。这样，在输出时B通道的数据就和A通道的数据相差180度相位。从而，使采样率达到了普通工作模式下的2倍。这一功能是非常有用的：如果用100MSPS的采样率对20MHz信号进行采样每个周期只能得到5个采样点，只能基本恢复和再现信号波形，如果利用相同的时钟，工作在拼接模式，将一个被测信号同时送入两个通道，就可以得到10个采样点，重现波形的效果会得到很大改善。我们在实际使用中，令其工作在普通模式下，两通道采集相互独立，即S1=1，S2=0。

同时从上面的时序图中可以知道AD9288的采样过程：在检测到ENCODE的上升沿时，AD9288即开始对该时刻（记为第N点）的信号进行追踪、保持、采样量化编码，该过程需要tA时间（300ps），tA时间后采样才完成，完成后AD9288就进入保持状态直到下一个时钟上升沿到来。从上图可以看到第N点的采样值要在8个时钟后才会输出，因此每次读到的ADC值实际上是8个时钟前的值。

模拟输入

AD9288的模拟输入是一个差分缓冲器。为获得最佳动态性能，AIN和AIN处的阻抗应匹配。在设计AD9288的模拟输入级时应特别小心，以防止输入过驱动时损坏和损坏数据。标称输入范围为1.024 Vp-p，以VD×0.3为中心。
输入缓冲区是差分的，两组输入都是内部偏置的。这允许最灵活地使用交流或直流以及差分或单端输入模式。

参考电压

AD9288（REFOUT）内置稳定准确的1.25 V电压基准。在正常操作中，通过将针脚5（REFINA）和针脚7（REFINB）捆扎到针脚6（REFOUT）上使用内部参考。可以通过改变施加到AD9288的参考电压来调整输入范围。当参考值调整±5%时，不会出现明显的性能下降。ADC的满标度范围跟踪线性变化的参考电压。

使用注意

使用AD9288时，必须遵循良好的高速设计实践。为了获得最大效益，去耦电容器应在物理上尽可能靠近芯片，最小化芯片引脚和电容器之间的轨迹和通孔电感（AD9288/PCB评估板上使用0603表面安装电容器）。建议在每个电源接地引脚对处放置0.1µF电容器，用于高频去耦，并包括一个10µF电容器，用于本地低频去耦。VREF IN引脚还应通过0.1µF电容器去耦。还建议使用分离电源平面和连续接地层（参见评估板部分）。数据输出迹线应短（<1英寸），以最大限度地减少切换时的片上噪声。

任何高速A/D转换器都对用户提供的采样时钟的质量非常敏感。跟踪保持电路本质上是一个混频器。时钟上的任何噪声、失真或定时抖动都与A/D输出处的所需信号相结合。因此，在设计AD9288的编码（时钟）输入时非常小心，建议用户适当考虑时钟源。编码输入完全兼容TTL/CMOS。

数字输出与TTL/CMOS兼容，功耗更低。在待机期间，输出缓冲器转换为高阻抗状态。数据格式选择选项支持两个补码（设置为高）或偏移二进制输出（设置为低）格式。

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