GT Transceiver中的重要时钟及其关系（7）TXUSRCLK以及TXUSRCLK2的产生

2024-04-30 19:29:36

前言

上文说了TXUSRCLK以及TXUSRCLK2的作用以及关系：

TXUSRCLK是GTX/GTH transceiver中PCS逻辑的内部时钟。
TXUSRCLK2是进入GTX/GTH Transceiver TX端所有信号的主要同步时钟。

对于TXUSRCLK和TXUSRCL2，必须遵守这些关于时钟之间关系的规则。

TXUSRCLK和TXUSRCLK2必须是正边对齐的，它们之间的偏移尽可能小。因此，低偏移的时钟资源（BUFG、BUFH、和 BUFR）应被用来驱动TXUSRCLK和TXUSRCLK2。
即使它们可能以不同的频率运行，TXUSRCLK、TXUSRCLK2和 Transmitter参考时钟必须有相同的振荡器作为其来源。因此 TXUSRCLK和TXUSRCLK2必须是发射器参考时钟的倍频或分频版本。

回顾了之后，我们来看看这两个时钟是如何产生的：

正文

根据TXUSRCLK和TXUSRCLK2的频率，有不同的方式可以使用FPGA时钟资源来驱动TX接口的并行时钟。

在这些例子中，TXOUTCLK来自MGTREFCLK0[P/N]或MGTREFCLK1[P/N]

TXOUTCLK在2字节或4字节模式下驱动GTX/GTH收发器TX

如下图：

TXOUTCLK用于驱动单通道配置中的2字节模式（TX_DATA_WIDTH=16或20，TX_INT_DATWIDTH=0）或4字节模式（TX_DATA_WIDTH=32或40，TX_INT_DATWIDTH=1）的TXUSRCLK和TXUSRCK2。在这两种情况下，TXUSRCLK2的频率都等于TXUSRCLK。

类似地，如下图：

TXOUTCLK 在 4 字节或 8 字节模式下驱动 GTX/GTH 收发器 TX

如下图：

TXOUTCLK用于驱动TXUSRCLK2的4字节模式（TX_DATA_WIDTH = 32或40，TX_INT_DATWIDTH = 0）或8字节模式（TX_DATA_WIDTH = 64或80，TX_INT_DATWIDTH = 1）。

在这两种情况下，TXUSRCLK2的频率都等于TXUSRCLK频率的一半。

MMCM是位于器件上半部的时钟管理单元（CMT）的一部分，它只能驱动器件上半部的BUFG。同样，位于下半部的MMCM也只能驱动下半部的BUFG

注：在Kintex™-7器件中，需要BUFH/BUFG。在Virtex-7器件中，BUFH/BUFG是不需要的。

类似地，如下图：

可见，TXUSRCLK以及TXUSRCLK2都来自于TXOUTCLK，所以，后面的文章有必要追究下TXOUTCLK的来源。

我们在

TXOUTCLK在2字节或4字节模式下驱动GTX/GTH收发器TX
TXOUTCLK 在 4 字节或 8 字节模式下驱动 GTX/GTH 收发器 TX

中，都提到了两种情况：

单 lane
多lane

那么lane的含义是否感兴趣呢？我们后面再说.

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