FPGA 视频处理中外部SDRAM的作用

在 FPGA 处理视频算法时，很多地方都需存完整的一帧画面，FPGA本身内部RAM资源太小，必须依赖外部 DDR3 SDRAM 才能实现。
1:视频拼接，视频分割，视频画中画，最简单的实现方法是将多路视频裁剪后按一定的位置在“DDR3 SDRAM 内存”中组合成一帧新的视频帧再扫描成新的视频输出。
2:视频旋转，需要将“DDR3 SDRAM 内存”中的图像重新按一定矩阵旋转算法产生的旋转后的视频扫描地址，从DDR中扫描出来的视频数据再做插值计算合成新的图像数据帧输出。（水平镜像、垂直镜像、90、180、270度旋转是最容易实现的旋转算法）。
3:视频缩小一般可以不用“DDR3 SDRAM 内存”。
4:视频放大，特别是垂直放大拉伸就必须采用 “DDR3 SDRAM 内存” 。在视频处理中一般一个时钟处理一个像素，在在视频放大拉伸时一个像素就变成多个像素，视频数据量变大。输入原始的视频一般来自媒体播放器或电脑，这种视频流是不能暂停的。放大倍数过大产生的大量像素数据会处理不过来就会发生视频数据丢失现象。一般我们在原始视频输入和视频缩放处理器之间设计一个FIFO，适当增加FIFO容量只能解决部分的数据积压丢失问题（FPGA 内部资源问题FIFO不可能很大），一般我们将视频放大放在视频流出DDR3 SDRAM，FIFO积压时控制DDR3 视频扫描暂停该视频流的输出。我们在产品设计中，视频流经过视频缩放处理器（进内存一般“缩小视频”）后进DDR内存，视频出内存DDR后经过视频缩放处理器（出内存的缩放处理器可以放大也可以缩小）后输出。
注：在视频分割器模式下，视频放大、缩小是不需要 DDR SDRAM 支撑的。因为输入的视频不是视频的局部，是全屏视频。用较大的 FIFO 和较高的系统时钟 166MHz 可以不需要依赖 DDR SDRAM。这个例子中的分割器的第一级缩放，是可以放大的。不过不能将高帧率的视频放大到1080P。所以视频分割器的设计要比视频拼接器简单的多。

FPGA 多屏多画面视频拼接器
采用FPGA构建数字视频矩阵的一些设计思路和设计需求
FPGA 四画面视频分割逻辑框图
FPGA 四画面视频拼接单元逻辑框图
FPGA 视频处理中外部SDRAM的作用
FPGA 处理视频SDRAM带宽计算
FPGA 处理视频SDRAM带宽计算(四画面视频分割器)

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