冯建文《数字电路设计》读书笔记
目录
第一章 数电概述
一、数字与模拟
二、数制
三、常用编码
四、逻辑抽象与状态编码
第二章 逻辑代数基础
一、逻辑函数
二、逻辑运算编辑
三、常用的逻辑代数定律
四、逻辑代数运算规则
五、逻辑函数的表示形式
六、表示形式的转换
七、卡诺图
第四章 组合逻辑电路
一、逻辑电路分类
二、组合逻辑电路的设计
三、组合逻辑电路中的冒险与竞争
四、典型的组合逻辑电路
1. 半加器(Half Adder)
2. 全加器(Full Adder)
3. 串行进位加法器(Ripple Carry)
4. 先行进位加法器
5. 8421BCD码加法校正器
6. 多位数值比较器
7. 编码器
8. 译码器
9. 数据选择器
第五章 时序逻辑电路的存储元件
一、存储元件概述
二、基本锁存器
三、钟控锁存器
四、主从触发器
五、边沿触发器
六、其他触发器
七、不同触发器的转换
八、集成触发器
第六章 同步时序逻辑电路
一、时序逻辑电路概述
二、同步时序逻辑电路的分析
三、寄存器
1. 基本寄存器
2. 移位寄存器
四、计数器
五、同步时序逻辑电路设计
1. 逻辑抽象与原始态分析
2. 状态化简
3. 状态分配
第一章 数电概述
一、数字与模拟
1. 数字信号相比模拟信号的优点
- 抗干扰能力强
- 表示精度高、范围大
- 便于存储和加密
- 差错可控、可靠性高
2. 数字电路相比模拟电路的优点
- 性能稳定，结果可重现
- 易于学习与设计
- 可模块化设计，灵活性好
- 具有可编程性
- 具有高效性
3. 数字电路的分类
- 按照电路结构：分立元件、集成电路
- 按照半导体的导电类型：双极型数字电路、单极型数字电路
- 按照电路的功能特点：组合逻辑电路、时序逻辑电路
二、数制
1. 二进制、八进制、十六进制转换成十进制
本质：加权求和
2. 十进制转换成二进制
- 整数部分：除2取余作为低位，直到商为0
- 小数部分：乘2取整作为高位，直到积为1或达到精度要求
3. 二进制与八进制、十六进制之间转换
- 二进制取三位数为一组转化为八进制
- 二进制取四位数为一组转化为十六进制
三、常用编码
1. 8421码：权值分别为8、4、2、1
2. 84-2-1码：权值分别为8、4、-2、-1
3. 余三码：对应的8421码加上0011构成
4. 格雷码：任何相邻的两个编码之间只有一位二进制位不同
四、逻辑抽象与状态编码
1. 逻辑抽象：
- 定义输入变量，用0/1表示变量的状态
- 定义输出变量，用0/1表述变量的状态
2. 状态编码：
- 画真值表表示输入输出状态
- 用二进制编码或格雷码对输出状态进行编码
第二章 逻辑代数基础
一、逻辑函数
逻辑函数的表示方法：
- 逻辑表达式（便于画电路图）
- 真值表（输入状态由全0到全1）
- 逻辑电路图
- 卡诺图
- 波形图
- 硬件描述语言HDL
二、逻辑运算
三、常用的逻辑代数定律
四、逻辑代数运算规则
1. 反演规则
- 保持原运算顺序不变，“0”与“1”互换，“•”与“+”互换
- 原变量变为反变量，反变量变为原变量
- 不属于单个变量的非号要保留
- 先括号内，再与，然后或，最后非
2. 对偶规则
- 保持原运算顺序不变，“0”与“1”互换，“•”与“+”互换
- 不属于单个变量的非号要保留
- 与反演规则不同的是，原变量与反变量不用互换
五、逻辑函数的表示形式
1. 最小项和标准与或式
2. 最大项和标准或与式
六、表示形式的转换
1. 逻辑函数转换成标准与或式和标准或与式
- 将逻辑函数的真值表列出
- 逻辑函数等于所有最小项相“或”
- 也等于所有最大项相“与”
2. 标准与或式与标准或与式转换
- 所有最小项相“或” = 所有最大项相“与”
- 利用A = A(B + ̅B)公式
- 利用A + B = (A + B + C)(A + B + ̅C)
3. 转换成无反变量的与非式和或非式
- 求出最简与或表达式
- 消除单独反变量
- 尾部因子与头部因子共享
- 用摩根定律变换为“或非——与非”
七、卡诺图
1. 卡诺图的特点
- 一般情况下，高位组为行变量，低位组为列变量
- 变量组为格雷码（循环码）
- 所有最小项之和 = 1
2. 卡诺图的表示
- 最小项填1
- 最大项填0
- 无关项填d
3. 卡诺图的相邻关系
- 几何相邻
- 相对相邻
- 重叠相邻
4. 用卡诺图化简逻辑函数
- 将逻辑函数转换为基本形式（与或式/或与式）
- 画出逻辑函数对应的卡诺图
- 圈出相邻项
- 根据画圈的情况，写入最简逻辑表达式
第四章 组合逻辑电路
一、逻辑电路分类
- 组合逻辑电路：任一时刻的输出仅仅取决于当时的输入变量即时值，无记忆功能，无回路
- 时序逻辑电路：不仅取决于当前的输入值，还取决于以前的输入，时间上可以追溯到任意早以前，有记忆功能
组合逻辑电路分析：
- 根据逻辑电路图，从输入到输出，逐级写出逻辑表达式，最终得到逻辑函数
- 化简输出函数的逻辑表达式
- 列出输出函数对应的真值表
- 根据逻辑表达式或真值表，判断与描述电路的逻辑功能
二、组合逻辑电路的设计
设计要求：功能正确，所用器件最少，连线最少
设计步骤：
- 进行逻辑抽象和状态编码
- 列出真值表，写出逻辑表达式
- 确定使用的器件
- 根据器件要求，进行逻辑函数的化简或者形式变换
- 画逻辑电路图
三、组合逻辑电路中的冒险与竞争
基本概念：
- 门电路中，由于延迟的存在，两个输入信号同时发生变化或者一个输入信号发生变化后，经过不同路径到达某一逻辑门输入端的时间有先后差异，这个现象是竞争
- 产生错误输出的竞争是临界竞争，不产生错误输出的竞争是非临界竞争
- 临界竞争会引发险象，险象是指输出信号发出非预期的毛刺现象，如果一个电路可能产生尖峰毛刺，则称该电路存在冒险
险象的分类：
- 静态险象：电路输入信号发生变化后，其稳态输出值不应发生变化，但却发生了毛刺
- 动态险象：电路输入信号发生变化后，其稳态输出值应该发生一次变化，但却发生了多次变化（另有毛刺）
- 0型险象：电路的稳定输出值为“0”时，产生了“1”的尖峰
- 1型险象：电路的稳定输出值为“1”时，产生了“0”的尖峰
- 功能险象：电路中多个输入信号同时发生变化，而变化却先后不一，由此造成的险象
- 逻辑险象：电路中一个输入信号发生变化，但是因为信号传输的路径不同，由此引起的险象
险象的判定：
- 代数法：当某个变量X同时以原变量和反变量的形式出现在函数表达式中，尝试令变量X以外的其他变量取值为0或1，若能够出现F= X • ̅X，则存在“0”型险象；若能够出现F= X + ̅X，则存在“1”型险象
- 卡诺图法：在逻辑函数对应的卡诺图中，与或（或与）函数式的每一个“与”项（“或”项）都对应于卡诺图上的一个卡诺圈，如果存在两个卡诺圈相切，且其相切部分有没被其他卡诺圈覆盖，则存在险象
险象的消除：
- 修改逻辑函数并添加冗余项
- 输出端接入滤波电容
- 引入输出选通信号
四、典型的组合逻辑电路
1. 半加器(Half Adder)
二进制半加器：参与加法运算的数据只有输入的2个二进制数位，不考虑低位向本位的进位
逻辑定义：
- 输入变量：本位参加加法运算的二进制数A和B
- 输出变量：运算的和S，向高位的进位CO
函数表达式：
- S = A ⊕ B
- CO = AB
真值表：
2. 全加器(Full Adder)
多位二进制全加器：参与加法运算的数据，除了输入的2个二进制数位，还有相邻低位向本位的进位，产生的是加法运算的和与向高位的进位
逻辑定义：
- 输入变量：本位运算的两个二进制数位A和B，低位进位CI
- 输出变量：本位和S，向高位的进位CO
真值表：
逻辑函数表达式：
- S = A ⊕ B ⊕ CI
- CO = (A ⊕ B)CI + AB
3. 串行进位加法器(Ripple Carry)
串行加法器：n位二进制加法器中，所有位都使用同一个全加器实现加法运算
并行加法器：n为二进制加法器中，每位都单独使用一个全加器实现加法运算
逻辑定义：
- 输入变量：两个四位二进制数据 A0 A1 A2 A3 和 B0 B1 B2 B3，C0为最低位输入
- 输出变量：最高位输出C4(靠C1 C2 C3 的连接)，输出四位二进制数 F0 F1 F2 F3
4. 先行进位加法器
先行进位加法：将串行进位加法器中的进位链断开来，提前产生各位的低位进位
CO的函数表达式：CO = A•B + (A + B)•CI
四个进位值：
- C1 = A0•B0 + (A0 + B0)•C0
- C2 = A1•B1 + (A1 + B1)•C1
- C3 = A2•B2 + (A2 + B2)•C2
- C4 = A3•B3 + (A3 + B3)•C3
第 i 位全加器 FAi 的进位输出函数为：Ci+1 = Ai • Bi + (Ai + Bi)•Ci
引入函数：
- Gi = Ai • Bi
- Pi = Ai + Bi
- Ci+1 = Gi + Pi
将四个进位值表达式变换形式：
- C1 = G0 + P0•C0
- C2 = G1 + P1•(G0 + P0•C0)
- C3 = G2 + P2•(G1 + P1•(G0 + P0•C0))
- C4 = G3 + P3•(G2 + P2•(G1 + P1•(G0 + P0•C0)))
再次变换形式：
- C1 = G0 + P0•C0
- C2 = G1 + P1•G0 + P1•P0•C0
- C3 = G2 + P2•G1 + P2•P1•G0 + P2•P1•P0•C0
- C4 = G3 + P3•G2 + P3•P2•G1 + P3•P2•P1•G0 + P3•P2•P1•P0•C0
5. 8421BCD码加法校正器
输入：十六进制进位C4，两个二进制数的和{S3 S2 S1 S0}
输出：十进制进位C10，最终的8421BCD码{F3 F2 F1 F0}
校正规则：
- 若和的值在0~9之间，则无需校正
- 若和的值≥10，则需加上6(0110B)校正
校正条件：P = C4 + S3•S2 + S3•S1
电路图：
6. 多位数值比较器
功能：输入两个四位二进制数据{A3 A2 A1 A0}、{B3 B2 B1 B0}和级联输入I（更低位的比较结果），输出比较结果O（多个数字比较器相连接可变成更高位数值比较器）
思路：先从高位进行比较二进制数做出判断，若高位相等，再依次比较低位，若所有位数都相等，通过级联输入判断大小
算法：
真值表：
7. 编码器
功能：n位二进制编码器用n位二进制代码对输入的2^n个电信号进行编码
优先编码器：当多个输入信号同时有效时，它能根据事先安排好的优先顺序，只输出优先级最高的有效输入信号的编码
8线-3线优先编码器：
使用8线-3线优先编码器设计16线-4线优先编码器
使用8线-3线优先编码器设计10线-4线优先编码器
8. 译码器
功能：译码是编码的逆过程，将特定的二进制代码“翻译”成对应的信号或者另一个编码输出
3线-8线译码器：
9. 数据选择器
功能：能从多路并行输入的数据中，选择一路数据作为输出信号的组合逻辑电路
四选一数据选择器：
第五章 时序逻辑电路的存储元件
- 时序逻辑电路的特征是具有记忆功能，电路的输入信号序列使用存储元件保存下来。
- 存储元件是构成时序逻辑电路的基本记忆元件，它能存储数字信息“0”和“1”。
- 最基本的存储元件是锁存器和触发器。
一、存储元件概述
双稳态元件：存储元件是与组合逻辑电路区分的根本特征，大多数存储单元使用双稳态元件
锁存器/触发器
锁存器：输入和输出在任何时候都可以改变，它取决于当前的输入及电平型时钟
触发器：输出也取决于输入控制，但只能在时钟信号变化的那一瞬间改变其状态输出
两者没有严格区分，广义上将触发器泛指为具有存储0/1代码且能够设定0/1状态的双稳态元件
- 既能存储数字信号，又能控制状态转换
- 输入信号消失后或者触发条件无效后，电路仍然将获得的新状态保存下去
- 可能存在时钟信号，用于规定电路状态改变的时间或时刻
- 门电路中含有反馈结构，从而具有记忆功能，即在某时刻的状态不仅取决于该时刻的输入，还取决于原来的状态
二、基本锁存器
1. 基本R-S锁存器
缺陷：
- 有约束条件
- 输入信号的改变直接影响锁存器的状态输出
2. 基本 ̅R- ̅S锁存器
基本锁存器的输入信号变化时，会立即影响锁存器的状态输出，也称透明触发器。
三、钟控锁存器
1. 钟控R-S锁存器
2. 钟控D锁存器(电平型D触发器)
钟控锁存器使用电平型时钟信号规定了锁存器状态变化的时间，又称为电平型触发器，电平型触发器都存在这空翻现象。
四、主从触发器
1. 主从R-S触发器
2. 主从J-K触发器
五、边沿触发器
1. 边沿D触发器
2. 边沿J-K触发器
六、其他触发器
1. T触发器
2. T'触发器
将T触发器的T输入端设置为恒为“1”，则是T'触发器
七、不同触发器的转换
转换方法：
- 写出给定触发器的特性方程
- 写出目标触发器的特性方程
- 找到给定触发器的激励输入函数
示例1，基于D触发器转换成J-K触发器：
示例2，基于J-K触发器转换成D触发器：
八、集成触发器
集成D触发器
集成J-K触发器与集成D触发器类似
触发器的特性参数
- 传输延迟时间：从CP触发沿到达开始，到输出端完成状态改变为止，其间经历的时间。
- 建立时间与保持时间：激励信号先于CP有效边沿作用一段时间稳定建立，称为建立时间；激励输入信号在CP有效边沿作用之后一段时间内保持不变，称为保持时间。
- 脉冲宽度：为了触发器能够可靠的翻转，对输入信号有一定的脉冲宽度要求
第六章 同步时序逻辑电路
一、时序逻辑电路概述
时序逻辑电路特点：
- 按照时钟控制的方式不同，可分为同步时序逻辑电路和异步时序逻辑电路
- 任一时刻的电路输出不仅取决于该时刻的电路输入信号，还取决于该电路的原有状态
- 一定含有存储元件，电路有反馈结构
同步时序逻辑电路和异步时序逻辑电路：
- 同步时序逻辑电路中，所有触发器的状态受同一时钟控制
- 异步时序逻辑电路没有统一的时钟信号或者没有时钟信号，其状态改变完全由外部输入信号的变化引起的
同步时序逻辑电路特点：
- 电路的每一个元件，是存储元件或组合电路
- 至少有一个存储元件（触发器）
- 所有触发器都接收同一个时钟信号
- 每个回路上都至少包含一个触发器
Mealy和Moore型时序逻辑电路
- Mearly型：输出Z不仅是当前输入X的函数，同时也是当前状态Q的函数
- Moore型：输出Z仅仅是当前状态Q的函数，直接将电路状态作为输出
有限状态机和流水线：
- 有限状态机和流水线是两种常见的同步时序逻辑电路
- 计算机本身就是一台有限状态机，流水线早已应用在计算机的指令执行与数据运算中
- 一个同步时序电路若有k个触发器，则该电路就是一个有2^k个状态的有限状态机
- 有限状态机含一个状态存储器和两个组合逻辑电路（下一状态逻辑、输出逻辑）
- 流水线技术是有效提高数字系统吞吐量的有效手段
- 流水线和有限状态机有很大不同，没有反馈，但是流水线的各级之间需要添加暂存器
时序逻辑电路的描述方法
示例电路图：
1. 方程组
2. 状态转换真值表
3. 状态转移图
4. 时序波形图
- 需要确认触发器的有效边沿及电路的初态
- 画时钟脉冲和输入信号波形，遵循“在CP有效边沿上，输入要保持稳定”原则，尽量避免CP脉冲的有效沿上，输入信号发生变化
示例题：
二、同步时序逻辑电路的分析
分析步骤：
- 观察电路，写出方程组，输出方程、激励方程和状态方程，有几个触发器就有几个状态方程
- 根据状态方程列出状态转换真值表
- 根据状态转换真值表画出状态转移图
- 必要时，画出时序波形图
- 用文字说明电路功能
有效状态、无效状态、有效循环、无效循环：
- 在时序电路中，凡是被利用了的状态，都称为有效状态，凡是有效状态形成的循环，都称为有效循环
- 在时序电路中，凡是没有被利用的状态，都成为无效状态，如果无效状态形成了循环，则称为无效循环
能自启动、不能自启动：
- 能自启动：在有无效状态存在的时序电路中，加入不存在无效循环，那么在时钟脉冲下，这些无效状态最终都能进入有效循环
- 不能自启动：在时序电路中，假如存在无效循环，则一旦电路因为某种原因进入了无效状态，则电路将陷入无效循环中，不能进入有效循环，这种现象被称为“挂起”
三、寄存器
- 寄存器是用来暂存一组二进制代码的时序逻辑电路
- 计算机中使用寄存器保存机器指令码、运算的数据或结果等
- 能存储n位二进制的寄存器中，含有n个触发器
1. 基本寄存器
- 基本寄存器（Register）通常由若干个维持-阻塞边沿D触发器组成
- 若将n个触发器的时钟端连接起来，用一个公共的时钟信号CP来控制，就构成了n位寄存器
- 触发器有清零端、输出使能端等控制信号
74LS374芯片——8D寄存器
- 异步控制信号不受时钟信号的控制，一旦有效，立即执行相应的操作
- 对比锁存器和寄存器，两者保存数据的功能是相同的，但从控制数据输入的时钟信号看，锁存器是电平信号，寄存器是边沿信号
2. 移位寄存器
- 移位寄存器除了具有存储数据的功能外，还能将寄存器中的数据进行移位。
- 移位是指寄存器中的二进制代码在时钟脉冲的作用下，依次进行左移或者右移。
- 移位寄存器不仅可以用于保存数据，还可以实现数据的移位运算、串-并转换。
单向移位寄存器
多功能寄存器
功能：左移、右移、并行置数、保持、清零........
集成移位寄存器
常用功能：串行输入、J-K输入、并行输入；串行输出、并行输出、三态门输出
四、计数器
计数器是一种能对输入的脉冲信号进行计数的时序逻辑电路，电路中的触发器用来保存数值广泛应用于计数、定时、分频......
计数器的特点：
- 计数器使用触发器来存储计数值，技术对象是时钟脉冲
- 当输入时钟脉冲为随机信号时，计数器完成计数功能，当输入的时钟脉冲为周期信号时，计数器实现定时功能
- 计数器的状态图一般是单个循环结构，凡是状态中中包含有单个循环的时序逻辑电路，都可以称为计数器，状态图中有效循环的状态个数，就是计数器的有效状态数
五、同步时序逻辑电路设计
根据用文字描述的逻辑任务，设计出符合其逻辑功能要求的时序逻辑电路
电路最简标准：模块最少、种类最少、连线最少
设计步骤：
- 进行逻辑抽象并建立原始状态图和原始状态表
- 状态化简：找出原始状态表中的等价状态，将它们合并成一个状态，以得到最小化状态表
- 状态分配/编码：时序逻辑电路的状态就是电路中所有触发器的状态组合
- 列出状态转换真值表
- 选定触发器类型，写出电路的方程组
- 检查电路能否自启动，若不能自启动，需修改
- 画出电路图
1. 逻辑抽象与原始态分析
例：自动售货机的投币控制电路
自动售货机的投币控制电路，每次只能投入一枚5角或1元的硬币，投满2元之后货物送出，若误投2.5元，则在送出货物的时候找回五角。
设计：
2. 状态化简
- 电路中触发器的数目取决于电路状态数的多少，状态数越少，电路越简洁，成本越低
- 完全确定状态表：状态表中的次态和输出态都完全确定
- 不完全确定状态表：状态表中存在任意无关项d
- 状态等效：两个状态对于任意输入序列，输出端都状态相同
- 等效状态的传递：若状态1与状态2等效，状态2与状态3等效，则状态1与状态3等效
- 等效类：彼此等效的状态构成集合
完全确定状态表化简：隐含表法
例：化简如下状态原始表
隐含表化简步骤：
(a) 画出空隐含表：例题中有7个状态，就画出6x6的阶梯型空表
(b) 两两比较：先比较输出，在比较次态。若输出和次态都相同，则判断等效，打√；若输出不同，则判断不等效，打×；若输出相同，次态不同，则根据次态来判断是否等效，写入次态
(c) 关联比较：次态对均是等效的，则原态对也等效；次态对有一个不等效，则原态对也不等效。由两两比较结果得“CE”、“EF”不等效，故原态对“AC”、“AF”不等效
(d) 次态对等效关联：将不确定的原态对和次态对画图，箭头表示依赖关系。图中“BE”、“CF”、“DG”是循环依赖关系，因此它们是等效的；因为“BD”、“BG”、“EG”依赖于他们，故“BD”、“BG”、“EG”也等效。
(e) 确定最大等效类集合：原始表中的等效对为(D,E) (B,E) (C,F) (D,G) (B,D) (B,G) (E,G)；根据等效状态的传递性，可以发现除了(C,F)，其它6对等效状态对可以合并成一个等效类(B,D,E,G)；故A不包含在其它任何等效类中，A本身也是最大等效类；故最大等效类集合为{(A), (B,D,E,G), (C,F)}
(f) 画出最小状态表：将最大等效类 (A), (B,D,E,G), (C,F) 分别用 a, b, c 表示
不完全确定状态表化简：
- 不完全确定状态表的化简是建立在相容状态基础上的
- 相容状态与等效状态相似，若两个状态的输出相同或为无关项，则相容
- 相容状态无传递性
例：化简如下原始状态表
先作隐含表，再做合并图，最后判断闭覆盖
(a) 由隐含表比较得所有相容对为： (A,B) (C,D) (E,F) (A,F) (B,F) (B,E) (B,E)
(b) 状态合并图：将相容对用直线连接在圆上，找出所有点之间都有连线的多边形，得到3个最大相容类 (A,B,F) (B,E,F) (C,D)
(c) 寻找最小闭覆盖：画闭覆盖表，判断其是否满足覆盖、最小、闭合这三个条件。“覆盖”一栏检查最大相同类集合是否覆盖了原始状态表中的所有状态；“闭合”一栏检查在所有输出的取值下，最大相容类中的每个状态的次态是否也只包含在某个最大相容类中。综上，最大相容类集合{(A,B,F)， (B,E,F)， (C,D)}是最小闭覆盖
(d) 将原始状态表转化为最小状态表，用a表示最大相容类(A,B,F)，用b表示最大相容类(B,E,F)，用c表示最大相容类(C,D)。B状态和F状态可用a或b表示，用ab替换。将相同原态的行合并，次态若有确切状态则保留确切状态。B或F可取a或b，故最终结果不唯一。
(e) 不完全确定状态表化简出来的最小闭覆盖，不一定是唯一的。例如 {(A)， (B,E,F)， (C,D)} 和{(A,B,F)， (B,E,F)， (C,D)} 是另外两个最小闭覆盖
3. 状态分配
电路中每一个状态都要用一个二进制编码分配给触发器，将最小化状态表中的每一个用符号表示的状态，进行二进制编码的过程，就称为状态分配（状态编码）
例：用J-K触发器完成可重叠“101”序列检测器的设计
串行序列检测器用于检测连续输入的特定代码串，输入端X，输出端Z。从X端输入一组按时间顺序排列的串行二进制码，当输入序列中出现要检测的代码时，输出Z=1，否则Z=0，可重叠是指代码的某些位可以前后重复使用。
设计：
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