VIVADO中测试仿真代码基本书写规则

在VIVADO中设计好一个小型项目时，为了验证其功能性，最好的测试方法便是使用TestBench和HDL仿真器来验证其正确性。一般TestBench需要包含这些部分：实例化待测试设计、使用测试向量激励设计、将结果输出到终端或波形窗口便于可视化观察、比较实际结果和预期结果。

1.1 生成时钟信号

在时序电路中，首先需要生成时钟信号。
使用系统时钟的设计在TestBench中必须要生成时钟信号，该功能实现起来也非常简单，示例代码如下：
parameter ClockPeriod = 10;//定义变量参数，便于后续修改时钟周期；
always #(ClockPeriod/2) Clock = ~Clock;

1.2 生成测试激励信号

只有给设计激励数据，才能得到验证结果。提供激励的方法有两种，绝对时间激励以仿真时刻0为基准，给信号赋值，示例如下：

initial beginreset = 1;load = 0;count = 0;//仿真0时刻的一系列初始值；#100 reset = 0;//延迟100个单位后变化；#20 load = 1;//再延迟20个单位后变化；#20 count = 1;//再延迟20个单位后变化；
end

“#”用于指定等待的延迟时间，之后才会执行下一个激励。相对时间激励给信号一个初始值，直到某一事件发生后才触发激励赋值，示例如下：

always @ (posedge clk)tb_cnt <= tb_cnt + 1;initial beginif (tb_cnt <= 5) beginreset = 1;load = 0;count = 0;endelse beginreset = 0;load = 1;count = 1;end
end

根据需要，可以同时使用两种方法。每一个initial块、always块之间都是并行工作的关系，但在initial块内部是顺序地处理事件。因此复杂的激励序列应该分散到多个initial或always块中，以提高代码可读性和可维护性。

1.3 实例化待测模块

所谓实例化，便是让测试模块与源文件进行关联，常用格式为：
. 源文件输入或输出端口（测试文件输入输出端口）//点，一定不能省略；

1.4 书写格式

module Test_bench();//声明测试模块名；由于是外部输入，所以括号内什么都不写；
信号或变量声明定义
逻辑设计中输入对应reg型，//便于对其值进行操作；
逻辑设计中输出对应wire型，
使用initial 或者always 语句产生激励，
例化待测试模块，
监控和比较输出响应
endmodule
每个initial块之间都从0时刻开始并行执行。stop用来指示仿真器停止TestBench仿真（建议每个TestBench中都有至少一个stop用来指示仿真器停止TestBench仿真（建议每个TestBench中都有至少一个stop用来指示仿真器停止TestBench仿真（建议每个TestBench中都有至少一个stop）。
注意：
避免使用无限循环：仿真器调度事件时，会增加CPU和内存的使用率，仿真进程也会变慢。尽量不要使用无限循环。
将激励分散到多个逻辑块中：Verilog中的每个initial块都是并行的，相对于仿真时刻0开始运行。将不相关的激励分散到独立的块中，在编写、维护和更新testbench代码时会更有效率。
下面将进行实际的代码举例，注释也尽量通俗易懂：

1.5 四位全加器的实现

（1）源文件代码

`timescale 1ns / 1ps
module add_4(input [3:0] inb,input [3:0] ina,input cin,output [3:0] sum,output cout);assign {cout ,sum} =ina+inb+cin;
endmodule

（2）测试文件代码

`timescale 1ns / 1ps
module add_4_tb;reg [3:0] a,b;//测试输入信号定义为reg型，便于对其值进行操作reg cin;wire [3:0] sum;//测试输出信号定义为wire型wire cout;integer i,j;  add_4 uut(//例化源文件.ina(a),.inb(b),.cin(cin),.sum(sum),.cout(cout));always #5 cin=~cin;//设定cin的取值initial begina=0;b=0;cin=0;for (i=1;i<16;i=i+1)#10 a=i;//设定a 的值endinitial beginfor (j=1;j<16;j=j+1)#10 b=j;//设定b的值end
endmodule

仿真图如下所示

由上图可以很清楚的看出，cin每隔5ns翻转一次，i,j每隔10ns自增一次，并将其值分别赋给a,b；sum为a,b,cin三者之和，当其增加到f时，发生进位，cout加1；i,j至15时，不再改变（刚好为150ns），同时a,b,的值也不再改变，sum的值随着cin而变化；,此时未加$stop可见系统会一直运行下去；

加了#300 ；$stop；之后，可见系统在150ns之后，又延时了300ns，至450ns处停止运行；仿真图如下所示：

1.6四位计数器的实现

（1）源代码

module count4(output[3:0] out,input reset,input clk);reg[3:0] out;always @(posedge clk)//上升沿触发beginif (reset) //高电平复位out<=0; //同步复位else
out<=out+1; //计数end
endmodule

（2）测试代码模块

`timescale 1ns/1ns
module coun4_tp;reg tb_clk,tb_reset; //测试输入信号定义为 reg 型wire[3:0] out; //测试输出信号定义为 wire 型parameter DELY=100;count4 uut(.clk(tb_clk),.reset(tb_reset),.out(out)); //调用测试对象always #(DELY/2) tb_clk = ~tb_clk; //产生时钟波形，每个50ns翻转一次initialbegin //激励信号定义tb_clk =0; tb_reset=0;//初始值#DELY tb_reset=1;//100ns之后，高电平复位#DELY tb_reset=0;//再过100ns后，低电平继续计数#500; $stop;end
endmodule

仿真图如下所示：
加了500ns延迟之后停止

1.7 移位寄存器的实现

（1）源代码

module shift_reg(input clock,input reset,input load,input [1:0] sel,input [4:0] data,output [4:0] shiftreg);reg [4:0] shiftreg;always @ (posedge clock)  begin//上升沿触发if (reset)//高电平复位shiftreg = 0;else if (load)//加载信号shiftreg = data;else//不复位也不加载时，看sel值case (sel)2'b00 : shiftreg = shiftreg;//不变2'b01 : shiftreg = shiftreg << 1;//左移2'b10 : shiftreg = shiftreg >> 1;//右移default : shiftreg = shiftreg;//其他情况也不变endcaseend
endmodule

（2）测试代码

module tb_shift_reg;reg clock;//对reg型变量进行赋值reg load;reg reset; // 申明信号wire [4:0] shiftreg;//wire型为输出结果reg [4:0] data;reg [1:0] sel;shift_reg uut(//例化待测模块.clock (clock),.load (load),.reset (reset),.shiftreg (shiftreg),.data (data),.sel (sel));always # 50 clock=~clock;//建立时钟initial begin   // 提供激励reset = 1;//赋初值，系统处于复位状态data = 5'b00000;load = 0;clock=0;sel = 2'b00;#200//200ns后开始加载数据此时加载的应该全为0，因为data=0reset = 0;load = 1;#200data = 5'b00001;//此时shiftreg值为1#100//再过100ns停止加载，同时给sel赋值sel = 2'b01;//此时shiftreg左移一位，变为10；load = 0;#200sel = 2'b10;//右移变为1；end
endmodule

仿真图如下所示：

由仿真图可以看出：
时钟每个50ns翻转一次，初值load=0,reset=1,data=0,sel=0;shiftreg为wire型，不能对其赋值，所以其初始值为未知xx；延续200ns;
然后，reset=0,load=1,开始讲data内的值加载进shiftreg;data=00=shiftreg;延迟200ns;
然后，data=01,上升沿时，赋给shiftreg延迟100ns,shiftreg=01;此时信号到达500ns;
然后，load=0,停止加载；sel=01，shiftreg左移变为02（550ns上升沿）；再左移04，（650ns,因为是延迟200ns）
最后sel=10,开始右移，又变为02（750ns）,变为01（850ns）直至变为0（950ns）；
展开后仿真图如下所示：

总结：所谓测试仿真代码的书写，就是另外建立一个工程来验证源代码的功能是否能够正确完成；所以必须要有输入输出的例化，起到关联作用。

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