一、主要组件

Menu Bar-菜单栏
Main Toolbar-主工具栏
Flow Navigator-流程导航器
Data Windows Area-数据窗口区域
Menu Command Quick Access Search Field-菜单命令快速访问搜索字段
Workspace-工作空间
Project Status Bar-项目状态栏
Layout Selector-布局选择器
Status Bar-状态栏
Results Windows Area结果窗口区域

二、流程导航器

三、设置

1、基本设置

一般为整个设计流程中使用的各种设置指定值。这些设置将应用于当前项目。包括（型号、语言、默认库、顶级模块名称等）

2、Simulation仿真

指定与仿真模拟相关的各种设置（目标模拟器、语言、模拟器语言、仿真设置、仿真顶层模块名称

3、Elaboration详细描述

就是将RTL优化到FPGA技术。
RTL为寄存器传输级指不关注寄存器和组合逻辑的细节，通过描述寄存器到寄存器之间的逻辑功能描述电路的HDL层次。

RTL级是比门级更高的抽象层次，使用RTL级语言描述硬件电路一般比用门级描述电路简单、高效得多RTL

可以选择Link IP的模型，-黑箱模型（存根文件）/网表模型。约束选项选择后，网表解析将加载约束。

4、Synthesis综合

就是将RTL级的设计描述转换成门级的描述，在该过程中，对逻辑优化，并且映射到Xilinx器件原语（也称为技术映射）

5、Implementation

指定与综合相关的各种设置（约束-默认约束集、报告选项、写入增量综合等）

6、Bitstream

指定与写入码流相关的各种设置
打开已实现的设计，附加的比特流设置才可用。

7、IP

指定与IP相关的各种设置（是否使用IP核容器、是否使用预编译的IP仿真库、自动生成IP模拟脚本、是否生成日志文件、IP添加的位置、IP缓存等设置。

还有存储库和IP打包器相关设置

8、工程

指定与工程相关的各种设置，设置默认的项目目录，设置目标语言，最近打开的工程数以及设置高亮和标记

9、IP Defaults

指定默认IP示例目录和IP存储库搜索路径以及IP示例和IP目录的相关设置

10、Board Repository

指定板库路径列表

11、Example Project Repository示例项目存储库

指定一个示例项目存储库路径列表

12、Source Flie

指定与源文件相关的各种设置

13、Display

指定与显示设置

14、Web Talk

通常情况下，WebPACK用户的WebTalk处于开启状态。当使用WebPACK的许可证生成码流时，WebTalk 会忽略用户和安装偏好。如果一个设计使用的是WebPACK
的内置器件且WebPACK的许可证可用时，那么会始终使用WebPACK的许可证。

15、Help

指定与提示、快速帮助和文档相关的各种设置。

16、Text Editor

文本编译器设置

Code completion:指定vivado文本编译器的代码完成设置
Syntax Checking：指定vivado文本编译器的语法检查设置
Tabs ：指定vivado文本编译器的选项卡设置
Fonts and Colors：指定vivado文本编译器的字体和颜色
Verilog ：为vivado文本编译器指定Verilog and SystemVerilog 语言样式
VHDL ：为vivado文本编译器指定VHDL语言样式
Tcl : 为vivado文本编译器指定TCL语言样式
Xdc ：指定vivado文本编译器的xdc语言样式
Trigger state machine：为vivado文本编译器指定Tsm语言样式

17、3rd Party Simulators：

指定安装路径和默认的编译库路径

18、colors

选择不同外观和感觉主题

Hierarchy view:指定层次结构视图的颜色
Schematic：指定原理图视图的颜色
Waveform：指定波形视图的颜色
Histogram chart：指定时钟直方图的颜色
Clock interaction chart：指定时钟交互图的颜色
Highlight：指定高亮显示颜色
Mark ：指定标记显示颜色
Console ：指定Tcl控制台颜色
Log ：指定日志视图的颜色
Device ：指定与器件相关的颜色
Package ：指定与封装相关的颜色
Bundle Nets：指定与捆绑网络相关的颜色
NoC ：指定Noc视图相关颜色
19、Selection Rules：指定选择规则设置

20、Shortcuts

选择默认的快捷模式并创建或编辑不同命令的快捷模式

21、Strategies

自定义运行和报告策略

22、Window Behavior

四、添加工程

五、语言模块

六、IP目录

添加IP例如ila、FIFO等

七、IP集成器

1、创建块设计BlockDesign
2、打开
3、产生

Block Design提供了一种基于Block的层级设计方案。在RTL代码中，一个顶层设计可以分割为多个子层模块。可以实现在一个Block Design中例化另一个Block Design，这样每个Block都可以独立开发。可以轻松实现Block的复制和复用。

八、仿真

可以创建一个仿真源文件，设计注入激励之后，点击run simulation之后可以出现仿真结果，观察结果从而验证设计的功能和时序是否满足设计要求

九、RTL分析

1、open elaborated design 打开详细的设计
2、Report Methodology：检查符合UltraFast设计方法的设计。
3、Report DRC对照选定的规则层面和(或）个性化设计规则检查设计。
4、Report Noise基于现在的包和引脚分配，生成一个同步开关噪声(SSN)分析
5、点击Schematic/ open elaborated design可以查看RTL代码分析原理图

选择每一个小模块并且点击Schematic都可以查看对应的原理图。RTL分析的原理图用逻辑门选择器以及触发器来表示电路，可以尽量使用代码中的变量名表示，可以清晰地和代码对应。

十、综合

将语言描述的电路逻辑转化成与门、或门、非门、触发器等基本逻辑单元的互连关系————门级网表。
综合不仅可以翻译电路，还可以优化电路，去除电路描述中的冗余的电路结构或者复用功能相同的电路结构。

可综合——这段代码可以被翻译成门级电路
不可综合——这段代码不能被翻译成门级电路

1、open Synthesized design：打开综合设计
2、Constraints Wizard：约束向导：识别并推荐确实的时间约束

3、编辑时间约束

4、set up Debug
此向导会引导了解如何选择网络并将其连接到调试核﹑如何将时钟域与每个选来用于调试的网络连接起来，以及如何选择调试核的其他功能。
5、report timing summary ：报告时序摘要并运行时序分析

采用默认选项，单击“确定”即可运行分析。报告提交之后就可以观察到时序问题

点击数据即可查看时序问题的详细信息，也可以右击

打开电路图，查找出现问题的电路
6、report clock 时钟网络报告
7、Report Clock Interaction时钟交互报告
8、Report Methodology：检查符合UltraFast设计方法的设计。
9、Report DRC对照选定的规则层面和个性化设计规则检查设计。
10、Report Noise基于现在的包和引脚分配，生成一个同步开关噪声(SSN)分析
11、Report Utilization资源利用报告
12、Report Power电源报告：报价单电源消耗基于设计和部分
13、点击Schematic可以查看综合之后的原理图

十一、实现

综合之后生成的门级网表只是表示了门与门之间虚拟的连接关系，并没有规定每个门的位置以及连线和长度等。布局布线就是一个将门级网表中的门的位置以及连线信息确定下来的过程。
①布局
布局的过程就是将门级网表中的每一个门“安置“到CLB（可配置逻辑模块）中的过程，这个过程是一个映射的过程。
②布线
布线是利用FPGA中丰富的布线资源将CLB根据逻辑关系连接在一起的过程。
逻辑门的映射位置不是随意的，是FPGA设计软件经过算法计算后精心排列的一般的布局布线策略是占用最少的CLB并且连线尽量短，也就是面积和速度最优。
布局布线策略有两种:速度优先和面积优先，往往不能同时达到两者皆最优，所以布局布线时需要在速度最优和面积最优之间做出选择。

实现的报告和综合的差不多这里不做过多的赘述

十二、生成bit文件

1、打开硬件管理器
（1）打开目标
（2）项目设备
（3）添加配置内存设备

vivado是一个庞大的编译仿真软件，有的内容我们在使用的时候没必要全部弄清楚，大家可以依据以上内容大概了解，不喜勿喷嘿嘿嘿

十三、参考链接

vivado中symthsis（综合）和implementation（执行）具体是为了完成什么操作？
关于Vivado的综合设置使用总结
Vivado使用：综合篇（一）：介绍

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