我们根据电阻端接的介绍可以知道：我们通过在电路输出管脚出串联一个33Ω的电阻。但是我们我们可以观察到有些电路中的信号，竟然有串联220Ω，甚至1kΩ。这是为什么呢？首先我们一般在低速的接口看到这样的设计方法；经常在一些链接到背板或者面板的接口见到这样的设计。

这个电阻很可能是应用于热插拔的保护。那么这个电阻是如何实现对电路的接口电路进行热插拔保护的呢？

首先我们介绍一下CMOS电路：MOS管有NMOS管和PMOS管两种。当NMOS管和PMOS管成对出现在电路中，且二者在工作中互补，称为CMOS管(意为互补)。MOS管有增强型和耗尽型两种，在数字电路中，多采用增强型。CMOS的等效电路下图所示，形成一个反相器的功能。

CMOS反相器电路原理

CMOS的结构本质内部就是有很多N型、P型的半导体。在形成了两个MOS管之外，由于半导体的结构，还产生了一些寄生的三极管。寄生的两个三极管又组合在一起形成了“n-p-n-p”结构，形成一个。如图所示，一个集成的CMOS结构半导体的切面图，我们可以发现有两个多发射级三极管Q1和Q2生。

CMOS反相器剖面图

多发射极晶体管就是把多个发射结做在同一个发射区中的晶体管，实际上也就是多个晶体管并联在一起、但共用一个基区和一个集电区的一种复合晶体管。多发射极晶体管除了能够提高集成电路的集成度以外，同时还具有其特殊的应用特性。它主要是用于TTL与非(NAND)逻辑IC中，可以提高IC的工作速度。

可以把多射级三极管看成是多个三极管并联，这个电路也不难理解的。我们单独把寄生电路拎出来，可以得到了一个可控硅的结构。所以很多地方把这个电路称为寄生SCR(Silicon Controlled Rectifier——可控硅)，寄生双极晶体管等效电路如图所示。

寄生双极晶体管等效电路

CMOS反相器在正常工作的情况下，OUT管脚不会出现电压高于VCC或者低于GND的情况，与OUT相连的PN节不会出现正向导通的情况，器件正常工作。

有些公司的设计文档中为了便于工程师理解，把寄生双极晶体管电路等效于两个二极管。这两个二极管烧毁时，则器件失效，但其实这个PN结比较难烧毁的。那到底是什么原因导致了器件失效呢？

当热插拔的时候，由于VCC上电有个过程，非常可能出现器件管脚的电压先于VCC上电。此时如果出现了OUT电压导致这两个PN节导通，进一步导致Q1、Q2两个三极管打开。PNPN正反馈环路结构，如果A点有触发电流流过衬底电阻RS1，使得RS1上的压降UA升高，如果达到晶体管Q1发射结正向导通压降，就会使T1导通。T1管的集电极电流IC1增大，使得阱电阻RW2上的压降UB下降；UB的下降使得T2的UBE2增大而导通，IC2增大，结果导致UA继续增加，如果环路增益大于或等于1，这种状态将持续下去，直到两个晶体管完全导通，导通后，CMOS反相器处于闩锁状态，其导通电流取决于整个环路的负载及电源电压。

当Q1、Q2其中任意一个三极管完全导通时，就会构成正反馈，很可能导致器件VCC到GND产生一个很大的电流，过大的电流导致寄生三极管烧毁，导致器件损坏，这个现象就叫做：闩锁。ESD 和相关的电压瞬变都会引起闩锁效应(latch-up)，是半导体器件失效的主要原因之一。如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS(电过载)和器件损坏。

要完成这样的闩锁效应的触发，必须具备以下几个条件：

(1)其PNPN结构的环路电流增益要求大于1，即：βNPN×βPNP≥1。

(2)触发条件使一个晶体管处于正向偏置，并产生足够大的集电极电流使另一寄生晶体管也处于正向偏置而导通。

(3) 外来干扰噪声消失后，只有当电源提供的电流大于寄生可控硅的维持电流或电路工作电压大于维持电压时，导通状态才能继续维持，否则电路将退出闩锁状态。

ESD电压大，持续时间短，热插拔电压小，但是持续时间稍微长点。那么在静电袭击电路时，或者热插拔的时候，非常产生一个产生闩锁的电压。如果半导体设计的时候通过半导体结构，可以优化寄生半导体寄生SCR的β值，减少闩锁产生的概率。从硬件设计的角度，我们可以在一些需要热插拔、防静电、防电磁干扰的电流设计中，可以通过串一个电阻来减少闩锁的产生。但是注意事项就是，这个电阻的阻值不能太大，可能导致上升沿变缓，最终破坏信号完整性。