闪烁LED灯Verilog

1、计数器工作原理

计数器的核心元件是触发器，基本功能是对脉冲进行计数，其所能记忆脉冲最大的数目称为该计数器的模/值。计数器常用在分频、定时等处。计数器的种类很多，按照计数方式的不同可以分为二进制计数器、十进制计数器以及任意进制计数器，按照触发器的时钟脉冲信号来源可分为同步计数器与异步计数器。按照计数增减可分为加法计数器、减法计数器以及可逆计数器。

Verilog HDL之所以被称为硬件电路描述语言，就是因为我们不是在类似C一样进行普通的编程，而是在编写一个实际的硬件电路，例如在上一讲Intel FPGA设计流程中设计的一个二选一选择器最后就是被综合称为一个真正的选择器。上面提到计数器即为加法器、比较器、寄存器以及选择器构成。

闪烁LED灯--------时序逻辑基本分频操作

滚动LED灯--------时序逻辑基本移位操作

2、题目

本节设计一个计数器，使AC620开发板上的4个LED状态每500ms翻转一次。AC620开发板上的晶振输出时钟频率为50MHz，即时钟周期为20ns。这样可以计算得出500ms = 500_000_000ns/20ns = 25_000_000，即需要计数器计数25_000_000次，也就是需要一个至少25位的计数器（225>25_000_000>224）。且每当计数次数达到需要清零并重新计数。

3、实验原理

本节硬件电路如图所示，可以看出当控制端输出低电平时LED亮。这里只需要每当计数器值记满后，翻转LED的控制端即可实现LED按照要求亮灭。

4、实验过程

本次实验主要由以下步骤组成：

创建Quartus Prime工程

编写计数器HDL描述文件

编写计数器测试脚本（testbench）

对计数器进行功能仿真

在Quartus Prime中执行布局布线

对计数器进行时序仿真

分配引脚并编译得到FPGA配置文件.sof

配置FPGA并运行

5、实验

（1）顶层文件

module led_flash(
//端口列表clk50M,Rst_n,led
);//端口定义input clk50M;input Rst_n;output reg [3:0]led;reg [24:0]cnt;always@(posedge clk50M or negedge Rst_n)begin if(!Rst_n)cnt <= 25'd0;else if(cnt==25'd24_999_999)cnt <= 25'd0;elsecnt <= cnt + 25'd1;endalways@(posedge clk50M or negedge Rst_n)beginif(!Rst_n)led <= 4'b1111;else if(cnt == 25'd24_999_999)led <= ~led;elseled <= led;endendmodule

（2）testbench文件

`timescale 1ns/1ns
`define clock_preiod 20
module led_flash_tb;reg clk50M;reg Rst_n;wire [3:0]led;led_flash led_flash0(.clk50M(clk50M),.Rst_n(Rst_n),.led(led));//生成50M时钟信号initial clk50M = 1;always #(`clock_preiod/2) clk50M = ~clk50M;initial begin Rst_n = 0;#(`clock_preiod*20+1) Rst_n = 1;#(`clock_preiod*25000000+1);$stop;endendmodule

（3）RTL视图

（4）引脚图

（5）实验结果