芯片低功耗设计的两种常用EDA流程
功耗分析和计算是功耗优化的基础,只有掌握准确估计功耗的手段,才能确保芯片功耗符合设计的要求 。低功耗设计需要EDA流程中各个层次的协同设计,功耗分析和估算必须贯穿芯片设计流程的始终,需要在各个层次的设计过程中进行。分级的功耗分析工具:系统架构级、RTL级、门级和晶体管级。如通过CPM(chip power model)计算分析当前的芯片设计下的功耗情况,通过软件模拟仿真初步分析功耗是否符合要求。
常见的功耗仿真软件:如Design Compiler(Synopsys公司)、Primetime PX(即PTPX,Synopsys公司)、RedHawk、ASIC Power Estimation Spreadsheet&PSS_PowerEval tool (IBM公司)等。
仿真分析的内容:仿真分析芯片各场景下的功耗(需结合不同的仿真参数设置),如Leakage Power、Dynamic Power、Clock Network Power等。
因功耗设计越来复杂EDA vendor推出来两套Flow,用于分析优化:
Cadence独家的CPF Flow
Synopsys倡导推出了UPF Flow
详细用法请参见两家的guide
CPF、UPF的组成:
定义pmk cells(power manage kits cell)的power model 和working condition ,因目前数字芯片设计、验证所使用的library中均不含power信息,CPF/UPF中对pmk cell power model的定义弥补了library中电源模型的缺失。给所有设计、验证工具以模型。
定义电压域、电源工作模式:为设计、验证定义power domain、 power mode、及operation condition的断言。
通过对上两项的定义,结合tool自身的low power rule 共同完成Low power设计的自动化实现以及验证过程。
CPF、UPF差别:
CPF覆盖了设计、验证全流程,Tool对其的支撑完整;不足为全流程所用的Tool均为cadence独家。
UPF 为业界标准Format;验证Tool对其的支撑较强,但实现tool对其的支撑较弱。
目前能同时撑持CPF、UPF两种格式的工具为spyclass,可进行Low power formal check。
目前Cadence已可提供UPF转CPF的脚本可进行格式转换。
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