计算机组成原理课设文档

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第 1 页第 1 页一．一．课设题目：课设题目：设计一台嵌入式 CISC 模型计算机(采用定长 CPU 周期、联合控制方式) ，并运行能完成一 定功能的机器语言程序进行验证，实现方法可从以下 4 类中任选一个：●连续输入 5 个有符号整数(8 位二进制补码表示，用十六进制数输入) ，求最大的负 数并输出显示。说明：①5 个有符号数从外部输入；②一定要使用符号标志位(比如说 SF) ，并且要使用为负的时候转移(比如 JS)或不为负的时候转移(比如 JNS)指令。二．二．CISCCISC 模型机数据通路框图模型机数据通路框图操作控制器和时序产生器状态条件 寄存器FCFZALUACDRR0R1R2PCARROMIR具有时间标志的操作控制信号输入设备输出设备嵌入式 CISC 模型机外部时钟复位信号第 2 页第 2 页三．操作控制器的逻辑框图三．操作控制器的逻辑框图说明：在 T4 内形成微指令的微地址，并访问控制存储器，在 T2 的上边沿到来时，将读出的微指令打入微指令寄存器，即图中的微命令寄存器和微地址寄存器。四．模型机的指令系统和所有指令的指令格式四．模型机的指令系统和所有指令的指令格式由此可见，本模型机中的指令系统中共有 8 条基本指令，下表列出了每条指令的格式、 汇编符号和指令功能。助记符号指令格式功 能IN1 Rd 1 0 0 0××Rd将数据存到 Rd 寄存器OUT1 Rs1 1 1 1Rs××(Rs)→LEDMOV1 Rs,Rd1 1 0 0RsRd(Rs)→(Rd)CMP Rs,Rd1 0 1 0RsRd(Rs)-(Rd),锁存 FSINC Rd1 1 0 1××Rd(Rd)+1→RdMOV Rd,data1 0 0 1××Rddatadata→RdJMP addr1 1 1 0××××addraddr→PCJNC addr1 0 1 1××××addr若小于，则 addr→PCTEST Rd0 1 1 1××Rd测试是否 >0,锁存 FS……指令寄存器 IR操作码微地址寄存器 地址译码控制存储器地址转移 逻辑状态条件微命令寄存器P 字段操作控制字段微命令信号第 3 页第 3 页说明：①对 Rs 和 Rd 的规定：Rs 或 Rd选定的寄存器0 0R00 1R11 0R2②模型机规定数据的表示采用定点整数补码表示，单字长为 8 位，其格式如下：76 5 4 3 2 1 0符号位尾数五．所有机器指令的微程序流程图五．所有机器指令的微程序流程图锁存 FSPC→AR PC+1AC+1→BUS BUS→RdAC-DR 锁存 FSSW→BUS BUS→RdPC→AR PC+1PC→AR PC+1PC→AR PC+1ROM→BUS BUS→RdRs→BUS BUS→ACRd→BUS BUS→DRROM→BUS BUS→PCRd→BUS BUS→ACROM→BUS BUS→PCRs→LEDRs→BUS BUS→ACRd→BUS BUS→ACRD M BUS→IRP(1)P(2)00020008090A0BOC0D0E0F03040506072020301213FS=0FS=1IN1MOVCMPJNSMOV1INCJMPOUT1000000000000000000TEST00第 4 页第 4 页设计操作控制器单元(即微程序控制器)(1)设计微指令格式和微指令代码表 CISC 模型机系统使用的微指令采用全水平型微指令，字长为 25 位，其中微命令字段 为 17 位，P 字段为 2 位，后继微地址为 6 位，其格式如下：24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0LOAD LDPC LDAR LDIR LDRi RD_B RS_B S1 S0 ALU_B LDAC LDDR WR CS SW_B LED_B LDFR P1 P2 后继微地址由微指令格式和微程序流程图编写的微指令代码表如下所示，在微指令的代码表中微 命令字段从左边到右代表的微命令信号依次为： LOAD、LDPC、LDAR、LDIR、LDRi、RD_B、RS_B、S1、S0、ALU_B、LDAC、LDDR、WR、CS、SW _B、LED_B、LDFR。微地址微命令字段P1P2后继微地址1110011001001111000100101100100101101010001110010010110001000001001011111000100001101100111110010000110010011111001000001001101111000100011100100110100011100110010011110001000010001101111000111001100100111100110001100010011110001000001001101111000111001100100111100010000100010001100001000111100001111000010001100100101100001000110010010110001000011001001111000(2)设计地址转移逻辑电路 地址转移逻辑电路是根据微程序流程图 3-2 中的棱形框部分及多个分支微地址，利用 微地址寄存器的异步置“1”端，实现微地址的多路转移。 由于微地址寄存器中的触发器异步置“1”端低电平有效，与 µA4～µA0 对应的异步置 “1”控制信号 SE5～SE1 的逻辑表达式为：(µA5 的异步置“1”端 SE6 实际未使用)SE5= FS·P(2)·T4 SE4=I7·P(1)·T4 SE3=I6·P(1)·T4 SE2=I5·P(1)·T4第 5 页第 5 页SE1=I4·P(1)·T4 六．嵌入式六．嵌入式 CISCCISC 模型计算机的顶层电路图模型计算机的顶层电路图第 6 页第 6 页七．七． 汇编语言源程序汇编语言源程序MOV R1,00H 功能：将 0 赋给 R1 MOV R2,80H 将 80 赋给 R2 L1:IN1 R0 输入一个数放入 R0INC R1 将 R1 加 1TEST R0 测试 R0 的符号位，锁存 FSJNS L1 为正跳转到 L1 处 CMP R2,R0 (R2)-(R0),锁存 FS JNS L1 大于跳转到 L1 处MOV1 R0,R2 ( R0)->(R2) ，锁存 FSMOV R0,04H 将 04 存入 R0CMP R1,R0 累加器(R1)-(R0) ，锁存 FSJNS L2 大于 0 跳转到 L2 出输出 JMP L1 否则跳转到 L1 处 L2:OUT1 R2 输出 R2 的内容八．机器语言源程序八．机器语言源程序助记符 地址(十六进制) 机器代码 机器代码十六进制 MOV R1,00H 00 9101 00 MOV R2,80H 02 9203 80 L1:IN1 R0 04 80INC R1 05 D1TEST R0 06 70JNS L1 07 B008 04 CMP R2,R0 09 A8 JNS L1 0A B00B 04MOV1 R0,R2 0C C2MOV R0,04H 0D 900E 04CMP R1,R0 0F A4JNS L2 10 B011 14JMP L1 12 E013 04第 7 页第 7 页L2:OUT1 R2 14 F8九．机器语言源程序的功能仿真波形图及结果分九．机器语言源程序的功能仿真波形图及结果分析析执行 MOV R1,0 执行 MOV R2,8O第 8 页第 8 页执行 IN1 RO 累加器 R1+1 TEST RO，锁存 FS 执行 JNS L1 将 88 输入到 R0执行 CMP R2,R0，比较大小 执行 JNS L1 R2B) THENSF -- W -- W -- W -- W --NULL; --END CASE;IF(SEL=“1110“) THEN --R0_outWPC110不装入，也不计数11PC+1LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PC IS PORT(load,LDPC,CLR: IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(7 DOWNTO 0);O: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END PC;ARCHITECTURE A OF PC IS SIGNAL QOUT: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINPROCESS(LDPC,CLR,load)BEGIN IF(CLR='0') THENQOUTPCELSEQOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT DATAOUT<=“000“;END CASE;UA(5 DOWNTO 0)<=DATAOUT(5 DOWNTO 0);D(18 DOWNTO 0)<=DATAOUT(24 DOWNTO 6);END PROCESS; END A;e.微命令寄存器LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MCOMMAND IS PORT(T2,T3,T4,I3,I2,I1,I0:IN STD_LOGIC; O:IN STD_LOGIC_VECTOR(18 DOWNTO 0);P1,P2,LOAD,LDPC,LDAR,LDIR,LDR0,LDR1,LDR2,R0_B,R1_B,R2_B,S1,S0,ALU_B,LDAC,LDDR,WR,CS,SW_B,LED_B,LDFR:OUT STD_LOGIC ); END MCOMMAND; ARCHITECTURE A OF MCOMMAND IS SIGNAL DATAOUT:STD_LOGIC_VECTOR(18 DOWNTO 0); BEGIN PROCESS(T2)第 28 页第 28 页BEGINIF(T2'EVENT AND T2='1') THENDATAOUT(18 DOWNTO 0)<=O(18 DOWNTO 0);END IF;P2<=DATAOUT(0);P1<=DATAOUT(1);LDFR<=DATAOUT(2) AND T4;LED_B<=DATAOUT(3);SW_B<=DATAOUT(4);CS<=DATAOUT(5);WR<=DATAOUT(6) OR(NOT T3);LDDR<=DATAOUT(7) AND T4;LDAC<=DATAOUT(8) AND T4;ALU_B<=DATAOUT(9);S0<=DATAOUT(10);S1<=DATAOUT(11);R2_B<=(DATAOUT(13) OR (NOT I1) OR I0)AND(DATAOUT(12) OR (NOT I3) OR I2);R1_B<=(DATAOUT(13) OR I1 OR (NOT I0))AND(DATAOUT(12) OR I3 OR (NOT I2));R0_B<=(DATAOUT(13) OR I1 OR I0 )AND(DATAOUT(12) OR I3 OR I2);LDR2<=T4 AND DATAOUT(14) AND I1 AND (NOT I0); LDR1<=T4 AND DATAOUT(14) AND (NOT I1) AND I0; LDR0<=T4 AND DATAOUT(14) AND (NOT I1) AND (NOT I0);LDIR<=DATAOUT(15) AND T3;LDAR<=DATAOUT(16) AND T3;LDPC<=DATAOUT(17) AND T4;LOAD<=DATAOUT(18);END PROCESS; END A;f.指令代码转换器LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY F3 IS PORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0); UA7,UA6,UA5,UA4,UA3,UA2,UA1,UA0: OUT std_logic); END F3; ARCHITECTURE A OF F3 ISBEGIN第 29 页第 29 页UA7<=D(7); UA6<=D(6); UA5<=D(5); UA4<=D(4); UA3<=D(3); UA2<=D(2); UA1<=D(1); UA0<=D(0);END A; 关 键 词： 计算机 组成 原理 文档

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