1.16 常用电平标准(TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL)
目录
1 简介
2 电平说明
1 简介
电路设计中,经常遇到各种不相同的逻辑电平。常见的逻辑电平如下:TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等,还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL等。
2 电平说明
TTL电平
TTL:Transistor-Transistor Logic 三极管结构,属于电流控制型。TTL电平常用的一般分为2种,分别是3.3V和5V,3.3V还是5V的TTL的VIH/VIL与VOH/VOL都是一样的。
DIR | HIGH | LOW |
INPUT | ≥ +2.0 V | ≤ +0.8 V |
OUTPUT | ≥ +2.4 V | ≤ +0.5 V |
由于2.4V与5V之间还有很大空闲,对改善噪声容限并没什么好处,又会白白增大系统功耗,还会影响速度。
- LVTTL电平
LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。
3.3V LVTTL:
DIR | HIGH | LOW |
INPUT | ≥ +2.0 V | ≤ +0.8 V |
OUTPUT | ≥ +2.4 V | ≤ +0.4 V |
2.5V LVTTL:
DIR | HIGH | LOW |
---|---|---|
INPUT | ≥ +1.7 V | ≤ +0.70 V |
OUTPUT | ≥ +2.0 V | ≤ +0.42V |
TTL使用注意:TTL电平一般过冲都会比较严重,可能在始端串22欧或33欧电阻;TTL电平输入脚悬空时是内部认为是高电平。要下拉的话应用1k以下电阻下拉,TTL输出不能驱动CMOS输入。
- COMS电平
COMS:Complementary Metal Oxide SemiconductorPMOS+NMOS,属于电压控制型。MOS使用注意:CMOS结构内部寄生有可控硅结构,当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时,电流足够大的话,可能引起闩锁效应,导致芯片的烧毁。相对TTL有了更大的噪声容限,输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL,出现了LVCMOS,可以与3.3V的LVTTL直接相互驱动,主要有5V、3.3V和2.5V三种。
5V LVTTL:
DIR | HIGH | LOW |
INPUT | ≥ +3.5 V | ≤ +0.7 V |
OUTPUT | ≥ +4.45 V | ≤ +0.5 V |
3.3V LVTTL:
DIR | HIGH | LOW |
INPUT | ≥ +2.0 V | ≤ +0.7 V |
OUTPUT | ≥ +3.2 V | ≤ +0.1V |
2.5V LVTTL:
DIR | HIGH | LOW |
INPUT | ≥ +1.7 V | ≤ +0.7 V |
OUTPUT | ≥ +2.0 V | ≤ +0.1V |
- ECL
ECL:Emitter Coupled Logic 发射极耦合逻辑电路(差分结构)
说明:Vcc=0V;Vee:-5.2V。
DIR | HIGH | LOW |
INPUT | ≥ -1.24 V | ≤ -1.36 V |
OUTPUT | ≥ -0.88 V | ≤ -1.72V |
速度快,驱动能力强,噪声小,很容易达到几百M的应用。但是功耗大,需要负电源。为简化电源,出现了PECL(ECL结构,改用正电压供电)和LVPECL。
- PECL
PECL:Pseudo/Positive ECL
说明:Vcc=5V。
DIR | HIGH | LOW |
INPUT | ≥ +3.78 V | ≤ +3.62 V |
OUTPUT | ≥ +4.12 V | ≤ +3.28V |
- LVPELC
LVPELC:Low Voltage PECL
说明:Vcc=3.3V。
DIR | HIGH | LOW |
INPUT | ≥ +2.06 V | ≤ +1.94 V |
OUTPUT | ≥ +2.42 V | ≤ +1.58V |
ECL、 PECL、LVPECL使用注意:不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片进行转换。以上三种均为射随输出结构,必须有电阻拉到一个直流偏置电压。(如多用于时钟的LVPECL:直流匹配时用130欧上拉,同时用82欧下拉;交流匹配时用82欧上拉,同时用130欧下拉。但两种方式工作后直流电平都在1.95V左右。)
- LVDS电平
LVDS:Low Voltage Differential Signaling。前面的电平标准摆幅都比较大,为降低电磁辐射,同时提高开关速度又推出LVDS电平标准。差分对输入输出,内部有一个恒流源3.5-4mA,在差分线上改变方向来表示0和1。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±350mV的差分电平,中心电平一般在1.2V左右。LVDS使用注意:可以达到600M以上,PCB要求较高,差分线要求严格等长,差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil,最好控制在300mil内。
- CML电平
CML:是内部做好匹配的一种电路,不需再进行匹配。三极管结构,也是差分线,速度能达到3G以上。只能点对点传输。
- GTL电平
GTL:类似CMOS的一种结构,输入为比较器结构,比较器一端接参考电平,另一端接输入信号。1.2V电源供电。
说明:Vcc=1.2V。
DIR | HIGH | LOW |
INPUT | ≥ +0.85 V | ≤ +0.75 V |
OUTPUT | ≥ +1.1 V | ≤ +0.40 V |
- PGTL/GTL+:
说明:Vcc=1.5V。
DIR | HIGH | LOW |
INPUT | ≥ +1.20 V | ≤ +0.80 V |
OUTPUT | ≥ +1.40 V | ≤ +0.46 V |
- HSTL与SSTL电平
HSTL是主要用于QDR存储器的一种电平标准:一般有V¬CCIO=1.8V和V¬¬CCIO= 1.5V。和上面的GTL相似,输入为输入为比较器结构,比较器一端接参考电平(VCCIO/2),另一端接输入信号。对参考电平要求比较高(1%精度)。SSTL主要用于DDR存储器。和HSTL基本相同VCCIO=2.5V,输入为输入为比较器结构,比较器一端接参考电平1.25V,另一端接输入信号。对参考电平要求比较高(1%精度)。HSTL和SSTL大多用在300M以下。
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