FPGA课设实验二：计数器设计与仿真

本文对时钟脉冲进行计数，如果有需要按键计数器的，请移步《Verilog语言实现两个按键的简单加减计数器》

FPGA默认提供50Mhz的始终脉冲，我们需要对时钟脉冲进行分频以得到所需的频率，以下为分频代码：（为了仿真此处将分频计数器计数值调小）

module fenpin(input              clk,        input              rst_n,output reg         clk_1s
);reg     [24:0]         cnt;        // 分频计数器
always @ (posedge clk or negedge rst_n) beginif (!rst_n) begincnt     <= 25'b0;clk_1s <= 1'b0;endelse if(cnt < 25'd2501) begin    //n倍的偶数分频，只需要计数器在N/2-1  的时候将时钟反转即可cnt     <= cnt + 1'b1;clk_1s <= clk_1s;endelse begincnt     <= 25'b0;clk_1s <= ~clk_1s;end
end
endmodule

以下为计数器代码：

module counter_counting(input clk,input rst,output reg [13:0] counter_counting);always @(negedge rst or posedge clk)beginif(~rst)counter_counting <= 0;else counter_counting = counter_counting + 1;      endendmodule

顶层设计如下：

module counter(
input clk,
input rst,
output [13:0] counter_counting
);wire clk_1s;fenpin u_fenpin(
.clk(clk),
.rst_n(rst),
.clk_1s(clk_1s)
);counter_counting u_count(
.clk(clk_1s),
.rst(rst),
.counter_counting(counter_counting)
);
endmodule

仿真程序设计如下：

`timescale 1 ps/ 1 ps
module counter_vlg_tst();
reg clk;
reg rst;
// wires
wire [13:0]  counter_counting;// assign statements (if any)
counter i1 (
// port map - connection between master ports and signals/registers   .clk(clk),.counter_counting(counter_counting),.rst(rst)
);
initial
begin
clk = 1'b0;
rst = 1'b1;
#100 rst = 1'b0;
#100 rst = 1'b1;
$display("Running testbench");
end
always  #10 clk = ~clk;
endmodule

仿真结果如下：

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