verilog 握手机制学习记录

最近看了握手机制的verilog实验方式，对全握手半握手有了初步的理解，但是还有很多疑问：

我学习的来源是《verilog 数字系统设计技术与实例分析》、全握手机制verilog实现_数字小白的博客-CSDN博客_握手机制。

疑问1 ：我认为握手的模块想一个adapter 放在两个需要同步数据，但是时钟域不同的模块之间，两个模块一个接收数据，一个发送数据，那么握手的模块应该receiver端连接发送数据模块，transmitter端连接接收数据模块，但是书中相反。

疑问2：有些信号要在时钟下降沿输出，但是我认为上升沿输出也没问题。

因此我写了我理解中的verilog 全握手代码：

变量名	IO	描述	所在时钟域
rclk	I	时钟域	r
rdata	I	rclk域前信号	r
rready	I	信号有效	r
tclk	I	时钟域	t
tdata	O	tclk域信号	t
tready	O	信号有效	t
en	O	转换工作状态	r
rrst_n	I	异步复位	r
trst_n	I	异步复位	t

在en为0时，拉高rready，保持一个rclk周期，完成rclk域信号输入,模块进入工作，状态en拉高，经过同步后在tdata端输出，同时拉高tready信号保持一个tclk周期，完信号跨时钟域传输后，en拉低。

module handshake
(
input  wire  rclk             ,
input  wire[7:0]   rdata      ,
input  wire  rready           ,
input  wire  tclk             ,
output reg  [7:0] tdata       ,
output reg   tready           ,
output reg   en               ,
input wire  rrst_n            ,
input wire  trst_n
);
reg [7:0] rdata_sd            ;
reg [7:0] rdata_sd_1          ;
reg rready_sd;
reg rready_sd_1               ;reg  [7:0]rdata_sd_2          ;
reg rready_sd_2               ;
reg tready_sd                 ;
reg tready_sd_1               ;
reg tready_sd_2               ;reg en_next                   ;
reg rready_sd_next            ;
reg [7:0]rdata_sd_next        ;
reg tready_sd_1_next          ;
reg tready_sd_2_next          ;reg rready_sd_1_next          ;
reg rready_sd_2_next          ;
reg [7:0]rdata_sd_1_next      ;
reg [7:0]rdata_sd_2_next      ;
reg tready_next               ;
reg [7:0]tdata_next           ;
reg tready_sd_next            ;always@*beginrready_sd_1_next    = rready_sd;rready_sd_2_next    = rready_sd_1;rdata_sd_1_next[7:0]= rdata_sd[7:0];rdata_sd_2_next[7:0]= rdata_sd_1[7:0];tready_sd_1_next    = tready_sd;tready_sd_2_next    = tready_sd_1;en_next             = en;rready_sd_next      = rready_sd;rdata_sd_next[7:0]  = rdata_sd[7:0];tready_next         = tready;tdata_next[7:0]     = tdata[7:0];tready_sd_next      = tready_sd;if((~en)&&rready)beginen_next= 1'b1;rdata_sd_next[7:0]= rdata[7:0];rready_sd_next = 1'b1;endif((~tready_sd)&&(rready_sd_2))begintready_next= 1'b1;tdata_next= rdata_sd_2;tready_sd_next= 1'b1;endif(tready)begintready_next = 1'b0;           endif((tready_sd_2)&&(rready_sd))beginrready_sd_next= 1'b0;endif((tready_sd)&&(~rready_sd_2))tready_sd_next= 1'b0;if(en&&(~tready_sd_2)&&(~rready_sd))en_next= 1'b0;endalways@(posedge rclk or negedge rrst_n)if(~rrst_n)beginen              <= 1'b0                 ;rready_sd       <= 1'b0                 ;rdata_sd[7:0]   <= 8'b0                 ;tready_sd_1     <= 1'b0                 ;tready_sd_2     <= 1'b0                 ;end    else beginen              <= en_next              ;rready_sd       <= rready_sd_next       ;rdata_sd[7:0]   <= rdata_sd_next[7:0]   ;tready_sd_1     <= tready_sd_1_next     ;tready_sd_2     <= tready_sd_2_next     ;endalways@(posedge tclk or negedge trst_n)if(~trst_n)beginrready_sd_1     <= 1'b0                 ;rready_sd_2     <= 1'b0                 ;rdata_sd_1[7:0] <= 8'b0                 ;rdata_sd_2[7:0] <= 8'b0                 ;tready          <= 1'b0                 ;tdata[7:0]      <= 8'b0                 ;tready_sd       <= 1'b0;end else beginrready_sd_1     <= rready_sd_1_next     ;rready_sd_2     <= rready_sd_2_next     ;rdata_sd_1[7:0] <= rdata_sd_1_next[7:0] ;rdata_sd_2[7:0] <= rdata_sd_2_next[7:0] ;tready          <= tready_next          ;tdata[7:0]      <= tdata_next[7:0]      ;tready_sd       <= tready_sd_next;end
endmodule

`timescale 1ns/1ns
module tb_handshake();
reg   rclk            ;
reg [7:0]   rdata     ;
reg   rready          ;
reg   tclk            ;
wire   [7:0] tdata;
wire    tready    ;
wire   en        ;
reg   rrst_n          ;
reg   trst_n          ;initial beginrrst_n <= 1'b0 ;trst_n <= 1'b0 ;rclk<=1'b1;tclk<= 1'b1;rdata<= 8'b0;rready<= 1'b0;#10;rrst_n<= 1'b1;
#3;trst_n<= 1'b1;
#27;rdata<= 8'b1000_0010;rready<= 1'b1;
#20;rready<= 1'b0;rdata<= 8'b0;end
always#10 rclk= ~rclk;
always#13 tclk=~tclk;handshake handshanke_inst
(
.rclk   (rclk   ),
.rdata  (rdata  ),
.rready (rready ),
.tclk   (tclk   ),
.tdata  (tdata  ),
.tready (tready ),
.en     (en     ),
.rrst_n (rrst_n ),
.trst_n (trst_n )
);
endmodule

疑问3：如何解决需要两个复位信号的问题？同步复位在两个时钟域中，两个时钟域肯定会有时间差，异步复位要求同步释放，在同步释放上面需要做点文章，下面是我的复位的方法：

module rst
(
input  wire  tclk       ,
input wire  rrst_n      ,
output reg  trst_n
);
always@(negedge rrst_n or posedge tclk)if(~rrst_n)trst_n <= 1'b0;else trst_n<= 1'b1;
endmodule

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