verilog 中的 log2
对数的作用
log2是指2的对数，对于二进制的计算机系统来说非常有用。比如，10bits的地址线，可寻址的地址空间为2^10。那么反过来对于1024深的地址空间，需要多少bits的地址线？需要用log2（depth）来计算。
如何求对数
system verilog 有系统函数$clog2可以实现2的对数。但是系统函数使用上有一定的缺陷。比如1的对数，数学上 log2(1)=0 没有问题。但是工程上就有问题了。仍然拿memory举例，深度为1的memory，地址位宽仍然需要1bits（不存在0bit的信号）。因此在使用上需要有所调整，方法就是再加上一个运算：
real_width = (depth == 1 ? 1:$clog2(depth))
下面是clog2的计算表格，与数字的二进制长度的对比。
| n | integer_length | $clog2 |
|---|---|---|
| 0 | 0 | 0 |
| 1 | 1 | 0 |
| 2 | 2 | 1 |
| 3 | 2 | 2 |
| 4 | 3 | 2 |
| 5 | 3 | 3 |
| 6 | 3 | 3 |
| 7 | 3 | 3 |
| 8 | 4 | 3 |
| 9 | 4 | 4 |
| 10 | 4 | 4 |
语法支持
$clog2是verilog 2005版本及以上才有的，因此工具编译的时候需要指定版本号。以vcs编译为例：
vcs +v2k xxx.v
或者：
vcs -sverilog xxx.v
自定义函数
如果其他老版本的工具不支持2005以上版本的语法，需要手动实现log2的函数。
在使用clog2的地方加入：
`include "clog2_function.vh"
clog2的函数体：
function integer clog2;input integer value;integer temp;begintemp = value - 1;for (clog2 = 0; temp > 0; clog2 = clog2 + 1) begintemp = temp >> 1;endend
endfunction
http://fpgacpu.ca/fpga/clog2_function.html
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