synopsys 工具简介

“ —— 工欲善其事必先利其器 ”

DC Ultra
Design Compiler的最高版本
在 Synopsys软件中完整的综合方案的核心是DC UltraTM，对所有设计而言它也是最好级别的综合平台。DC Ultra添加了全面的数据通路和时序优化技术，并通过工业界的反复证明。DC Ultra具有独特的优化技术，能满足今天设计的各种挑战。DC Ultra提供快速的具有先进水平的数据通路优化技术，能建立快速关键路径时序。另外，DC Ultra采用后布局和优化布线技术，易于较快达到时序收敛。DC Ultra已在工业界确立了领先地位，DC Ultra综合引擎能提供DC Expert所有的功能，以及它的独特的优点。

能与DC Ultra共同工作的软件有路径综合、测试综合和功耗优化、静态时序和功耗分析，以及经验证的、高性能Design Ware库。这是经过验证的技术独特的集成，形成一个完整的综合解决方案，能在最短的时间里满足用户所有的设计挑战。

● 对数据通路设计的面积和时序方面，提交最好质量的设计结果
    ● 对时序要求很高的设计, 提供最好的电路性能
    ● 与测试和功耗综合紧密结合，以提供最高的设计效率，并致力于实现所有综合的目标
    ● 对那些需要多次反复设计流程才能达到时序收敛的设计，通过提供和布局布线环境的紧密衔接，有助于快速实现设计的多时序收敛
    ● 来自于超过50个硅片和库的供应商可应用的大于500个综合库

DesignWare Library (DesignWare库)
DesignWare Library包含了最常用的结构以外的IP，这对于设计开发ASIC和SOC来讲是必要的。当超过2万5仟名设计人员使用Design Ware库的时候，您可以相信这里所有开发的IP是具有最高质量的，且易于使用。当一个特许权交给设计人员时，就意味着他可以存取库中的全部可综合的和经过验证的IP。

Design Ware库包含了基本的可综合的构建块，这对于设计一个芯片是必需的。数据通路单元例如高度优化的加法器和乘法器，它们是DesignWare库中首要的元件，而且Synopsys公司在电路设计的时序和面积等方面进行了大量的改进。去年以来Design Ware库经过了扩充，现在该库已包含了大量的功能块，包括存储器、控制器、存储器BIST（内建自测试）解决方案、AMBA片上总线解决方案、 DesignWare Star IP微处理器核等等，组成了完善的Design Ware验证库。

● 改善了设计的综合质量
    ● 提供许多SOC设计必需的IP模块
    ● 片上总线（AMBA）
    ● 外围
    ● 存储器控制器
    ● 构建块
    ● 验证IP
    ● 低的设计风险

DFT Compiler
一次性通过的测试综合
DFT CompilerTM是Synopsys先进的测试综合方案。DFT Compiler将DFT实现放在Synopsys综合流程中，而不会妨碍原功能、时序、信号完整或功耗的要求。DFT Compiler包括一次性通过的测试综合，包括从RTL级和门级DFT设计规则检查(DRC)，以及自动设计规则违反的监视能力。DFT Compiler也能提供完整的集成，包括从物理编译(Physical Compiler)到物理优化实现。

DFT Compiler能使设计人员快速和精确地在设计周期的早期报告设计的可测性和任何测试故障的分析。在这方面，DFT Compiler能帮助设计人员实现他们可测性设计的目标，而不需要昂贵的设计反复。DFT设计规则检查能使设计人员去建立友好测试的RTL级，然后它能易于综合在一次性通过测试综合的环境里。在物理编译(Physical Compiler)环境里测试的集成使能预测时序的结果，并能达到物理优化扫描设计的目标。

● 在综合流程中通过DFT实现缩短了整个设计周期
    ● 在设计早期对RTL级可测性的计算提高了设计效率
    ● 除去了后端设计不可预测的毛病
    ● 随着对实现的时序、功耗和信号完整性结果的预测大大降低了设计的反复和进度风险

TetraMAX ATPG
自动测试向量生成
TetraMAX?/SUP> ATPG自动生成高质量的生产测试向量，业界领先的性能，支持大容量的设计且易于使用。

TetraMAX为DFT(Design for Test)工程师提供了一系列强大的功能，包括完全的芯片测试规则检查，测试向量生成，分析，故障纺真，失效诊断。这些功能都被整合到一个强大的图形用户界面中，当然也提供命令行方式，同时还有完善的在线帮助。TetraMAX可支持多种设计风格和测试方法，包括多时钟电路，门控时钟电路，内部三态总线，内嵌存储器，无扫描逻辑和其他复杂的设计风格。TetraMAX结合了高性能和完善的测试能力以及无法比拟的易用性使得DFT工程师在面对那些大型的富有挑战性的设计时也能迅速创建高效紧凑的测试方案。

● 用紧凑的高质量的测试向量来提高产品的质量
● 用先进的测试向量压缩技术来降低你的测试成本

Apollo-II
为SoC设计服务的布局布线系统
Apollo- IITM为基于标准单元的物理层设计提供了先进的自动布局布线工具。有了Apol lo-II设计师可以根据计划源源不断地完成高性能的设计。Apollo-II和Saturn优化工具有着完美的配合，它可以根据芯片底层实际的物理信息在标准单元放置和布线完成后通过自动调整单元的大小，插入缓冲器，逻辑单元重构等方法来达到时序的优化。Apollo-II已经被完全整合到 Milkyway的数据库中，Milkyway是工业界中唯一针对深亚微米IC设计和分析的通用数据库。

● 使设计师的生产能力最大化，且具有易上手的用户界面
    ● 用已经取得专利的布局布线算法产生最紧凑的设计
    ● 与Saturn和Mars完美地融为一体以提供先进的时序和功耗优化
    ● 使用复杂的全路径时序驱动布线，时钟树综合算法和通用的时序引擎来迅速取得时序的收敛
    ● 经过10000多个设计考验的技术将为你计划中的产品取得更好的一致性
    ● 与Synopsys DFT Compiler结合提高设计工程师的生产效率
    ● 支持复杂的数百万门级设计的自动测试
    ● 权衡使用先进的工艺技术，如天线，通孔规则
    ● 有效的运作和先进的工艺保证产品迅速上市

Star-RCXT
快速，准确的3维全芯片参数提取
Star- RCXTTM是EDA业界中领先的针对0.13微米及以下IC工艺寄生参数提取的解决方案。因为其独有的领先技术，Star-RCXT可以在5小时内对一个5百万门的设计进行全芯片的参数提取，结果与Raphael-NES相比在5% 或0.005PF以内。

Star-RCXT有能力对世界上最大的SOC设计进行准确的sign-off参数提取。

Star-RCXT取得了全球超过250家顶尖的半导体公司的信赖，这些公司依赖Star-RCXT（对他们数以千计的成品进行）快速准确的RC参数提取完成了数以千计的产品的tap-out。Star- RCXT(以其高精度的测量)的高精度，友好的用户界面，和Synopsys时序，功耗，可靠性分析，RTL to GDSII流程完美的兼容使芯片的性能得以提高并减少上市(前的准备)时间。

● 为时序验证而进行的精确的全芯片参数提取消除了昂贵的失效风险。
    ● 提供了完善的production-proven 解决方案
    ● 为物理层设计，优化和版图后分析提供了准确而一致的互连模型，能较快地取得时序收敛，缩短了上市(前准备)时间
    ● 为先进的工艺技术如：铜互连，局部互连，低K介质，SOI，片内工艺变化等等建立精确的3维互连线模型。 Star-RCXT已为90纳米工艺的挑战做好了准备
    ● 精确的为单个或多个电流回路建模确保几百万门的SOC设计电感参数提取
    ● 提供用于Star-RCXT的通过各主要生产厂家验证的silicon模型

Hercules
层次化的物理验证
HerculesTM可以进行层次化的物理层验证，以确保版图可以用于生产。作为Synopsys的实现平台上的基本产品，Hercules是一个golden sign-off工具，可以加速设计的实现。(作为Milkyway数据库中的一部分)良好的与Milkyway数据库兼容，Hercules与其他基于 Milkyway的产品(兼容)在实现过程中可以预防，及时发现和修正(在实现时)物理验证(中的)问题，为最后的tap_out阶段节省宝贵的时间。经过了数以万计的ASIC，DRAM，微处理器和存储器设计的证明，Hercules自动层次化管理和优化平面设计的先进完善的算法使它能验证用最复杂工艺制作的大型设计。

Hercules致力于满足设计调试和快速周转的要求。Hercules能进行并行的分布式处理和多线程的处理以取得更短得运行时间和更好的存储器利用率，这样可以最大限度得利用计算机资源。设计团队可以用Hercules Explorer，一个图形化的界面，来对Hercules发现的问题进行定位和修复。

Hercules也可以处理可靠性和生产制造中的一些问题象金属打孔，层次化的数据创建。

● 随着Hercules融合入Synopsys的 Milkyway通用超深亚微米数据库，他可以避免，侦测并修复在物理层验证中发现的问题
    ● 采用并行分布式处理和多线程处理并支持64位的系统(可以)加速设计的实现(过程)
    ● 购买了Hercules，数天之内你就可以感受到其不同于现有验证工具的优越能力
    ● 用Hercules的数据创建命令可以进行象层次化的金属填充，通孔插入设计等生成制造中的问题，处理制造中的问题

PrimeTime
全芯片，门级静态时序分析
PrimeTime? 是针对复杂的数百万门全芯片门级静态时序分析器。PrimeTime是一个易于使用的产品，能进行静态时序分析(STA ),精确的RC延迟计算，先进的建模和时序验收。对于大型的多时钟的设计，比如包括了综合出的逻辑电路、嵌入式存储器和微处理器核的设计，这是一个理想的工具。PrimeTime的性能使得一个通宵就可以完成百万门级设计的穷尽的时序分析。

● 64bit的体系结构允许完成超过千万门级设计的时序分析
    ● 增量分析减少了小的设计修改所需的运行时间，提高了效率
    ● 精确的RC延迟计算使用SPEF， DSPF中的寄生参数，还可以使用二进制的寄生参数文件以便于有效传输。
    ● 先进的建模能力支持层次化的STA 验收和基于单元的可复用IP的建模
    ● 使用同样的工艺库，数据库和命令，因此能够无缝的融入Synopsys物理综合的流程
    ● 是所有主要的ASIC供应商所支持的时序验收工具，并且支持先进的代工流程

Saber
混合信号、混合技术仿真器
Saber?/SUP> 是一个功能强大的、成熟的、单核心的混合信号仿真器。内建的事件驱动算法，结合Synopsys公司MAST混合信号硬件描述语言以及时间连续差分算法，使得Saber适用于事件处理、布尔逻辑、连续数学表达式和关系等各种应用。

Synopsys公司的Saber仿真器是一个功能强大的混合信号行为仿真器，通过细致的设计验证来有效的完成对系统体系结构的检查。Saber可以计算出代表模型及其在电路和系统中互联结构的方程组。设计者可以一种高度交互的方式来使用本仿真器，还可以在一个非常易用的图形化界面下分析电路、使用仿真器来得到并查看仿真结果。Saber能够在同一次仿真中仿真模拟器件、事件驱动模拟器件(如Z域)、数字电路器件、混合模拟/数字器件，同时还可以进行数模电路的接口验证。

● 可以分析整个SOC设计以及大系统设计，包括电气、机械、液压水力、软件控制系统和其他技术
    ● 可以在一个直观的图形化界面里控制整个仿真过程
    ● 通过对混合信号电路和系统进行单核仿真，可以为设计者提供高精确而有效的仿真结果
    ● 采用稳态、时域、频域、统计、可靠性和控制分析等多种方式评估系统设计的性能
    ● 可以在各种流行的EDA设计环境中运行，采用通用的建模语言，实现信息共享，提供对标准库的支持
SaberDesigner

简单易用、交互能力强的设计工具

SaberDesigner是针对功能强大的Saber模拟和混合信号仿真器而设计的工具包，非常简单易用，交互能力强的设计工具。SaberDesigner由三个工具组成：SaberSketch,SaberGuide和SaberScope。SaberSketch帮助设计者创建并修改设计，SaberGuide帮助设计者交互式的控制仿真和分析。SaberScope让设计者查看和分析波形。

VCS
先进的RTL及门级验证平台
VCS是整个RTL级验证平台的基础。VCS为验证当前几百万门的设计提供了较高的性能和功能。VCS利用了SmartVerification技术，更加有效的对设计的功能进行验证，提高了生产效率。VCS支持功能强大的测试向量生成，覆盖率反馈，高级调试技巧和广泛的ASIC供应商产品。在整个设计流程中都可以使用VCS, 无论是早期的设计研究还是功能仿真，抑或是最后设计完成。

VCS提高了验证的抽象级别，将先进的 SmartVerification技术融合于一个统一而开放的平台，令设计者充满信心的完成设计验证。VCS中采用了非常先进的技术，包括：可以支持 OpernVera Assertions(OVA)的代码；可以支持OpenVera的测试向量(接口VeraLite)；可以嵌入C＋＋函数的DirectC；下一代的覆盖率验证技术Ob served Cov er age和功能覆盖率验证工具。利用这些内建的功能强大的SmartVerification技术，用户能够提高验证的效率。

● 利用SmartVerification技术可以提高验证效率
    ● 提供最高的性能和功能，大大缩短了产品上市时间
    ● 支持基于断言(Asserion)的验证
    ● 采用内建的覆盖率测量工具来衡量验证的质量，全新的Observed Cover age和判定覆盖率测量
    ● DirectC接口简化了C/C++函数的使用
    ● Vera?/SUP>和NanoSimTM大大提高了验证的效率和集成度
    ● 已被超过30家ASIC厂商所支持
    ● 与超过22家第三方工具保持兼容，从而保证了灵活性
    ● 产品在绝大部分的UNIX和linux(也包括WindowsNT)平台都可以使用

Vera
为功能验证提供测试向量自动生成
Synopsys 公司的Vera?为模块、组件、和整个系统的仿真提供了一整套的测试向量自动生成工具。Vera 测试向量自动生成系统基于OpenVera。OpenVera一个直观的、高级的、面向对象的编程语言，它是专为满足功能测试的独特需求而开发出来的。

设计中地错误并将之隔离，这一功能可以大大缩短得到验证结果所需的时间。Formality业界领先的功能和性能使之成为设计团队的首选产品。与传统的仿真或是竞争对手的工具相比，Formality具有很多优点。

● 通过完备的验证覆盖将流片失败的可能性降到最低
    ● 对一个几百万门的设计进行验证以分钟记数，加快了产品上市时间
    ● 降低了工具设置的需求并提供快速错误隔离的功能，显著的缩短了传统的等效性检测的周期
    ● 工具简单易学，无需艰苦的培训，最大化的方便工程师的使用
    ● 提供了为业界所证实的先进功能，能充分利用现有的硬件资源

LEDA
可编程检查器
Synopsys 的LEDA是一种可编程代码设计规则检查器，它提供全芯片级混合语言（Verilog和VHDL）处理能力以加快复杂的SOC设计的开发。LEDA预装的检查规则大大地增强了设计人员检查HDL代码的能力，包括可综合性，可仿真性、可测试性和可重用性。利用所提供的设计规则，能进一步的提高 Synopsys工具，例如VCS、Design Compiler以及Formality的性能。LEDA的规则集有助于设计人员共享他们的设计经验，对硬件设计预检查，且将设计风险降到最低。

使用LEDA，可以对硬件设计的仿真和综合进行预检查，消除设计流程中的瓶颈，其中Verilog代码设计规则可确保按内部或外部工具要求优化。LEDA提供的设计规则可提高Synopsys工具的性能。

● 支持Verilog/VHDL混合语言的设计
    ● 包含先进的硬件设计推测和层次化检查的能力，确保设计人员对硬件结构 (包括时钟、寄存器、锁存器)进行规则检查
    ● 包括预装全面的设计规则检查和规范集。
    ● 对Synopsys工具性能优化的HDL代码检查，以确保与工具(如Design Compiler、VCS和Formality)的最新特性的要求兼容

Cosmos-Scope
第一个图形化波形分析仪
当今复杂的IC设计中生成了非常多的仿真数据。Cos mos-ScopeTM将这些大堆的数据转变为有用的信息。

Cosmos-Scope具有强大的分析和测量功能，采用具有专利权的波形计算器技术以及基于业界标准的Tcl/TK 脚本语言，为分析设计的性能并保证设计的质量提供了无可比拟的功能和灵活性。Comos-Scope支持Synopsys的所有仿真器：HSPICE，Star-SimXT,Saber和 SaberHDL。

● 在同一个工具里面同时支持所有的Synopsys仿真产品，包括HSPICE，Star-SimXT,Saber和SaberHDL
    ● 支持基于业界标准的Tcl/TK脚本语言，可以对其进行灵活的定制
    ● 将模拟和数字仿真数据进行后处理
    ● 采用真正的所见即所得图形显示方式，自动将箭头、图案、文本等设计信息标注到图形上
    ● 在评估系统性能时，可以在图形上标注50多种测量结果，提供实时的可视化反馈信息
    ● 保持和回放波形，以便将来进行编辑－整个Cosmoc－Scope的数据处理过程都可以被保存并复原，允许设计者查看遗漏的部分
    ● Synopsys的Cosmos的全定制环境可与第三方设计工具紧密集成在一起，使设计流程更加快捷

CosmosLE
自动化的版图全定制
CosmosLETM 采用电路图驱动的版图(schematic－driven layout)来对全定制电路进行布局和布线，对CosmosSE基于电路图的仿真和分析可以作出完美的补充。设计者可以控制版图自动化的层次，从自动生成版图到完全由手工绘制出版图。CosmosLE中智能化的版图自动生成技术保证了版图中的单元(cell)能够通过LVS和DRC验证和整个版图的正确性。

利用ComosSE和HSPICE设计出来的电路在布局布线时要小心谨慎，以保证电路的速度和性能能够达到仿真时的预期。为了防止串扰和寄生电荷注入，模拟和混合信号工程师经常采用一些如屏蔽和保护带等特殊的技术，CosmosLE也可以支持这些技术。同样，随着硅片产量的不断上升，对应的设计规则也越来越复杂，老的、自动化程度不高的EDA工具已经不能胜任。CosmosLE具有智能的自动化功能，在为模拟设计提供了很大灵活性的同时又可以简化版图设计中LVS和DRC检查的工作量。

● 防止了ECO错误和浪费时间的数据转换
    ● 缩短了设计时间并维护了信号的完整性
    ● 提供了DRC和LVS校验的版图布局布线
    ● 设计完成后可以进行在线物理验证

ComosSE
全定制的自动化仿真环境
ComosSETM 是一个基于电路图的仿真和分析环境。ComosSE和Synopsys公司的HSPICE，Star-SimXT,Saber等仿真引擎一起使用，可以为快速设计模拟、混合信号和定制的高速数字电路提供一套完整的解决方案。

Cosmos-Guide仿真管理器支持Synopsys 的模拟仿真器HSPICE和Star-SimXT。Cosmos-Guide可以为初始化、分析、运行仿真、以文本方式显示结构等功能而创建工作空间 (workspace)。一个Cosmos-Guide工作空间可以支持无限多个仿真分析，而且这些仿真分析可以保持或拷贝到新的工作空间中去。Cos mos的电路图输入方式简单易用，缩短了用户的学习曲线。探测窗口能够根据电路图显示波形，令用户在窗口中可以方便快捷的查看结果。

Star-SimXT得出的寄生参数可以反标并在电路图上显示出来。因为电路图是在Milkyway数据库中创建的，所有采用具有智能化自动版图生成功能的CosmosLE可以直接用电路图来生成版图。

● 仿真的初始化和重用都非常简单
    ● 缩短设计时间
    ● 改进分析结果
    ● 验证信号完整性
    ● 为设计的物理实现做准备

HSPICE
高精度电路仿真
HSPICE?采用了最精确的、经过验证的集成电路器件模型库和先进的仿真和分析算法，提供了一个高精度的电路仿真环境。

随着集成电路的几何尺寸不断变小，对高精度电路仿真器的需求也更加迫切。现在的设计者需要一个可以精确预测IC设计的时序、功耗和功能的高精度仿真器。HSPICE为业界提供了最可信任的仿真器引擎和大量的器件模型。HSPICE模拟器引擎已经成功的应用于超过一百万门的设计当中。HSPICE先进的电路模拟算法使得其收敛性大大优于其他工具。

● 为电路模拟提供了最高的精度
    ● 支持最精确、最广泛的业界标准和产权仿真模型
    ● 为广大芯片生产线厂商、用户团体所支持，符合业界标准格式，所以HPSICE被易于采用
    ● 包括了大量的互联和信号完整性分析工具
    ● 支持大量单元特性的功能
    ● 提供大量经过优化的、可能对设计进行测定分析的功能

NanoSim
存储器和混合信号验证
NanoSimTM 是一个针对模拟、数字和混合信号设计验证的晶体管级仿真器。它是一个稳定而简单易用的工具，为几百万门的片上系统设计提供了较高的仿真能力。对于0.13 微米或更小工艺下的设计，它可以达到类似于SPICE的精度。

NanoSim结合了Timemill和PowerMill中最先进的仿真技术，在单独的一个工具里就可以同时完成时序分析和功耗分析。NanoSim与Timemill、PowerMill完全向下兼容，可以使用同样的网表和初始化设置，可以产生高精度高性能的结果。如果结合使用VCS，它可以在RTL级、门级、晶体管级等各个层次对设计进行仿真。

● 对于0.13微米或更小工艺下的设计它可以达到类似于SPICE的精度
    ● 仿真速度超过SPICE
    ● 可以仿真大容量的存储器和SOC设计(比如，包含十亿个基本单元的 512Mb DRAM)
    ● 为混合语言的片上系统设计提供了大量的工具
    ● 支持所有的SPICE网表和模型格式，可应用于各种方法中
    ● 采用直观的、基于图形化用户界面的初始化配置和仿真环境，非常易于使用
    ● 提供大量内建的时序和功耗分析功能提高了生产效率

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