教你轻松调DCT和ICC之间Timing与Congestion的一致性

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前天小编推送了数字芯片设计实现中修复 setup 违例的方法汇总，这篇文章提到了 based DCT 的综合来优化时序。由于 DCT 和 ICC 所调用的 Timing engine 不一样，因此经常会出现时序的不一致性问题。比如做 DCT 综合后，多少的 setup 违例是可以接受的，可以拿去做数字后端布局布线？如果 DCT 综合出来没有时序问题，ICC/ICC2 中时序就一定是 OK 的吗？吾爱 IC 社区的小编希望通过今天的分享，让大家快速掌握如何 Fine-tune DCT 和 ICC 之间 Timing 和 Congestion 一致性等问题。值得注意的是，今天所讨论的 topic 是基于 PT 和 ICC 间的 timing correlation 是比较一致的情况。

在研究 DCT 和 ICC timing congestion correlation 问题时，最基本的东西需要准备好，小编整理了下一些相关需要检查的 key points 以及可以改善的地方。当你发现 DCT 和 ICC 之间 timing congestion 不一致时，可以有个明确的方向，从而帮助你快速完成设计实现。

逻辑库是否一致

这点很简单，就是 DCT 和 ICC 中用到的 target_library（std cell ，memory，IP 等）的 db 和 ICC 中用到的 db 是否同一个版本。对于比较先进的工艺，Foundary 和 Vendor 可能会经常 update 他们的 library，特别是前期的版本，各种版本的差异性会比较大。

物理参考库是否一致

综合创建 library 所用的 reference library 和 Tech file 是否与 ICC 中跑 flow 用的一致

create_mw_lib -technology tech.tf -mw_reference_library $ref_libr

估算 net delay 的 Tluplus 文件是否设好且与 ICC 用的一致

set_tlu_plus_files -max_tluplus $cmax_tluplus -tech2itf_map $mw_star_map

clock uncertainty 和 timing derate 是否设置合理

这个设置是调 correlation 的核心。具体要设多少，没有一个定论，每个 design 情况都不太一样。这里值得提的是 derate 的设置。DCT 和 ICC 中有必要按照 signoff 的要求来设置吗？如果是先进工艺，foundary 往往都要求最后 signoff 时对 cell_delay，net_delay 设置一个 derate 值，而且还要分别对 launch，capture 的 data path，clock path 设置 derate。由于 DCT 中只做一个 timing 的优化和初步的 placement，所以建议综合时按照 signoff 的标准来设 derate 值，而 ICC 中考虑 runtime 和复杂性，ICC 中可以相应做一个简化即可。

set_delay_estimation_options 是否已设置

set_delay_estimation_options \

-max_unit_horizontal_capacitance_scaling_factor 1.03 \

-max_unit_vertical_capacitance_scaling_factor 1.03 \

-max_unit_horizontal_resistance_scaling_factor 1.03 \

-max_unit_vertical_resistance_scaling_factor 1.03

ignore_layer 是否设置正确

这个设置直接会影响到 DCT 中 congestion 的估算和优化力度

set_ignored_layer -min M2

set_ignored_layer -max M6

dont_use ,dont_touch 的 cell 前后要一致
max_cell_density_threshold 变量是否设置合理

对于高性能的 design，需要将 max_cell_density_threshold 设的高点，比如 0.85。这样 tool 在做初步 placement 时逻辑分布会相对紧凑些，从而改善 timing。但是设置的值太高了，可能会引起 congestion 的问题，如下图所示。所以如果 DCT 中的 Timing 优化的很好，而 congestion 比较严重，此时肯定不能拿去做 P&R，而是想办法优化下 congestion。

set_congestion_options -max_util 0.7
based congestion 的 cell keepout margin 或者 route guide 是否设置一致

这步也是为了解决 DCT 中或者 ICC 中看到的 congestion 而做出的优化设计 congestion 的措施。通过对某些局部区域中的 cell 设置 keepout margin 来改善 congestion 以及通过对某些区域设置 signal route guide 来优化局部的 congestion。很多从事数字 IC 设计实现的工程师会觉得 congestion 优化本来就是在布局布线阶段来做的，与综合无关。其实不然，我们今天提到的综合其实已经是物理综合，而不仅仅是逻辑综合。因此，讨论 DCT 和 ICC 的一致性问题，本身就包含 Timing 和 congestion 的问题。

其他的一些 option

比如 max_transition, max_cap, 控制 ICG placement 的一些 option 等。

最后，小编列举数字 IC 设计实现中常见的几种情况，供大家参考和思考。

1.DCT 中 setup（为何只谈 setup? 如果你要谈 hold，那不是瞎扯嘛）没有或者有很小的 violation，ICC 中 timing 有比较大的 setup violation

这种情况很有可能就是 DCT 中 timing 计算偏乐观，或者预留的 timing margin 不够等因素导致的。限于篇幅，这里不详细阐述。

2.DCT 中 setup 没有 violation，ICC 中也看不到 setup violation

这种情况有问题没？需要重新做综合吗？需要重新 fine-tune icc 的 flow 吗？估计不少数字工程师会觉得没问题，因为他们觉得 setup 都没问题了，肯定没问题了。可是小编告诉你，这里一定有问题。一方面 DCT 综合出来的结果，很有可能不是最优的，比如。另外一方面 ICC/ICC2 的 flow 肯定也不是最优的。ICC/ICC2 中没有 setup violation 的 database 都好意思拿去抽 RC，修 hold（最终定版），这是不可取的。

一个资深工程师的价值不在于你会些什么，而在于同样的东西，你是否可以研究的比别人深入，理解的比别人更透彻，是否可以做的比别人更好。在数字 IC 设计中，衡量设计的好坏无非就是 IC 设计中的三要素 Performance，Power，Area（PPA）。在同样的性能下，你能否做到功耗比别人做的低，能否做到面积比别人的小。这才是你的价值所在。

3.DCT 中 setup 有很大的 violation（比如 400ps），ICC 中 timing 差不多是满足时序要求

这种情况显然是 DCT 中约束过于严格，导致 setup 时序存在较大的违例。DCT 中约束过于严苛，会导致过度优化，综合出一个较大的门级电路，最终体现就是面积更大。

4.DCT 中 setup 有很大的 violation，ICC 中 setup 也有较大的 violation

这种情况留给各位思考吧

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