Vivado 综合约束实用命令（更新中……）
引言
本文记录一些用于 Vivado 综合约束的实用命令，欢迎补充~
本文会适当结合一些特定设计进行解释，并结合相关工程进行具体的综合实现分析，不只是理论知识还有实际操作。
演示使用的Vivado 版本：2018.3
FPGA芯片型号：xc7a35tfgg484-2
本篇博文，建议在电脑端网页/pad上查看~
综合阶段
综合设置
综合设置的打开方式：
注意：凡是出现在综合设置区的设置均为全局设置，即对设计工程中的所有模块都有效。
-flatten_hierarchy
解释说明
对于此设置项，Vivado给出 3 个可选项：full、none、rebuilt（默认）
那么此设置选项是什么意思呢？
flatten：打平、压平的意思
hierarchy：层次化的意思
连起来，此设置项表示将工程中的设计模块之间的层次打平（主要在LUT映射期间），是不同模块之间的层次化边界变得模糊，这有利于工具对我们写的RTL代码进行最大程度的优化。
对于此设置项的不同取值，在这里做简单解释：
|
取值 |
含义 |
|
full |
将原始设计打平，只保留顶层设计，执行边界优化 |
|
none |
完全保留原始设计的层次，不执行边界优化 |
|
rebuilt |
将原始设计打平，执行边界优化，将网表文件按照原始设计层次显示，故与原始设计层次相同 |
如果希望某个模块的层次优化策略与 -flatten_hierarchy中选择的值不同，可以使用综合属性中的 KEEP_HIERARCHY ，其仅可在RTL代码中使用，优先级高于 -flatten_hierarchy 中的设置值。KEEP_HIERARCHY 指保留层级结构，不被优化。
KEEP_HIERARCHY 的 使用方法（Verilog HDL ，示例）:
(* KEEP_HIERARCHY = "yes" *) module UART_TX_MDL( );
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