Verilog中fork...join 的用法

特点

中间的语句并行执行；（延时不累加）
不能用于综合；

代码

module signal_gen;
reg         wave;
parameter   cycle = 5;
initial beginforkwave = 0;#(cycle)    wave = 1;#(2*cycle)  wave = 0;#(3*cycle)  wave = 1;#(4*cycle)  wave = 0;#(5*cycle)  wave = 1;#(6*cycle)  $finish;join
end
initial $monitor($time,,,"wave=%b",wave);
endmodule

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