FPGA简单全加器设计

全加器就是有进位的加法器，这里我设计的是一位全加器，我们先构想出来这个全加器是有两个输入端，然后有一个低位的进位和一个高位的进位，查阅数电课本还有一个本位的输出端，我们先根据这些端口来写出这个一位全加器的真值表，这里我就不写了，从这个真值表我们就得出了一位全加器的两个输出端的逻辑方程，然后卡诺图化简一下

化简了逻辑方程，我们也明确了我们所要实现的功能，每一个端口怎么用，我们就可以开始写代码了

我们先用化简的逻辑方程写一个

module   verilog2
//-----------------define-------------------//
(input      wire    ip_A,input      wire    ip_B,input      wire    ip_C1,output    wire    op_S,output wire    op_C0
);
//-----------------function--------------------------------//assign op_S    =  ip_A ^ ip_B ^ ip_C1;assign  op_C0   =  ip_A & ip_B + (ip_A ^ ip_B) & ip_C1;
endmodule

我实在上一个半加器的文件基础上新建的一个verilog文件，这里我刚开始的时候写了和之前半加器一样的模块名字，但是就出现问题了系统提示

Error (10228): Verilog HDL error at Verilog2.v(1): module "adder" cannot be declared more than once
这就说明同一个文件里不能用同一个模块名，这个应该是常识不能使用同样的名字，但是我这里就没注意，我就看到旁白出现了我新建的verilog文件的名字，但是我记得我没有命名，这里就自己给我生成一个新的名字了

把代码块更改了名字以后再试试发现出来的图像还是原来做半加器的图像，我发现是我没有将新的文件设置为顶层文件我我就设置了一下

设置好了接下来仿真编译一下，但是还是出现问题了

Error (12007): Top-level design entity "Verilog2" is undefined，显示这个文件没有定义，我就纳闷了怎么在文件里面定义呢，然后我检查了我的模块名字居然开头的字母不是大写的，修改回来以后编译真就没事了

仿真出来门级电路就是这样的了，接下来我想对代码进行一些探究，因为代码里写了两个assign我觉得有点麻烦可以用一个吗，没想到把分号改成逗号之后可以将语句连接起来了，这个用法我不清楚课本在哪有记载了，显然我是不记得的，现在这样自己弄了一次就清楚很多了，以后能省我不少事

module   Verilog2
//-----------------define-------------------//
(input      wire    ip_A,input      wire    ip_B,input      wire    ip_C1,output    wire    op_S,output wire    op_C0
);
//-----------------function--------------------------------//assign op_S    =  ip_A ^ ip_B ^ ip_C1,op_C0   =  ip_A & ip_B + (ip_A ^ ip_B) & ip_C1;
endmodule

这个代码太短了没什么好玩的了，我喜欢代码排列整齐的样子，接下来我再用没化简的写一次

module   Verilog2
//-----------------define-------------------//
(input      wire    ip_A,input      wire    ip_B,input      wire    ip_C1,output    wire    op_S,output wire    op_C0
);
//-----------------function--------------------------------//assign op_S    =  ((~ip_A) & (~ip_B) & ip_C1) | ((~ip_A) & ip_B & (~ip_C1)) | (ip_A & ip_B & ip_C1),op_C0 =  (ip_A & ip_B) | (ip_A & (~ip_B) & ip_C1) | ((~ip_A) & ip_B & ip_C1);
endmodule

查看仿真的门级电路图

发现和原来的不太一样，没事了，我也不管了

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