8分频verilog线_[转载]七、八分频电路Verilog源代码

八分频

模块文件：

module

div8(clk_i,clk_o,reset);

parameter

DIV_N = 8;

input

clk_i;

input

reset;

output

clk_o;

reg

clk_o;

integer

count;

always @

(negedge reset or posedge clk_i)

begin

if(!reset)

count

<= 0;

else

if(count

== 7)

count

<= 0;

else

count

<= count + 1;

end

always @

(negedge reset or posedge clk_i)

begin

if(!reset)

clk_o <= 0;

else

begin

if(count <= (DIV_N/2 - 1))

clk_o <= 0;

else

clk_o <= 1;

end

endmodule

测试文件：

`include

"div8.v"

module div8_t;

reg clk_i;

reg reset;

wire clk_o;

always #10 clk_i = ~clk_i;

initial

begin

#0 reset = 0;clk_i = 0;

#3 reset = 1;

#2000 $stop;

end

div8 div1(.clk_i(clk_i),.clk_o(clk_o),.reset(reset));

endmodule

七分频(占空比2：5)

模块文件：

module

div7(clk_i,clk_o,reset);

parameter DIV_N =

input clk_i;

input reset;

output clk_o;

reg clk_o;

integer count;

always @ (negedge reset or

posedge clk_i)

begin

if(!reset)

count <=

else

if(count == 6)

count <=

else

count <= count +

end

always @ (negedge reset or

posedge clk_i)

begin

if(!reset)

clk_o <= 0;

else

begin

if(count <= (DIV_N+1)/2)

clk_o <= 0;

else

clk_o <= 1;

end

endmodule

测试文件：

`include "div7.v"

module

div7_t;

reg

clk_i;

reg

reset;

wire

clk_o;

always #10 clk_i =

~clk_i;

initial

begin

#0 reset = 0;clk_i =

#3 reset =

#2000

$stop;

end

div7

div1(.clk_i(clk_i),.clk_o(clk_o),.reset(reset));

endmodule

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