1,什么是JESD204
2006年4月,JESD204标准的最原始版本诞生,该标准描述了数据转换器(ADC或DAC)和接收器(FPGA或者ASIC)之间的吉比特串行数据传输链路(link)。在这个原始标准中,一个或多个数据转换器与接收器之间的串行链路被定义为有且只有一条数据通道(lane),如图1所示:
数据通道(lane)表示的是M个转换器和一个接收器的直接物理互连,转换器和接收器分别采用的是CML(current mode logic)电平标准的驱动器和接收器,互连线为差分线。
链路(link)表示的是在转换器和接收器之间建立的串行数据连接。
帧时钟(frame clock)同时连接转换器和接收器,用以提供JESD204链路的同步时钟。
通道lane的数据传输速率范围定义在312.5Mbps~3.125Gbps,且数据源端和负载端的阻抗定为100Ω±20%.
差分电压的峰峰值规定为800mV,且共模电压范围规定为0.72V~1.23V。
通道数据采用8b/10b编码方式,既含有数据信息,还可以在接收端恢复数据时钟。因此链路不再需要与数据对齐的高速串行时钟,极大的简化了数据传输结构。
该协议标准有以上多个优点,但它存在一个致命缺陷:无法实现多个数据通道对齐。因此如果数据转换器的数据传输速率超过了3.125Gbps(比如高速、高精度数据转换器),需要多个通道同步工作时,该标准就无能为力了。
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