FPGA视频传输bug小记
最近由于项目解bug需要将视频图像写入外部存储器并通过HDMI输出，但是遇到sink端插拔后输出图像错乱的问题。对于老工程师应该很容易规避吧，奈何对于我这个新手还是要花费一番功夫（在当初上学的时候遇到过，时间长又给忘了）。所以现在记录一下，防止退化的脑子又把它给遗忘了。
下图就是整个block图，很简单。但是在写VIDEO2FIFO和FIFO2VIDEO模块时，我改了很多次。最初写的第一版就是可以从hdmi写入到ddr,然后再从ddr读回到FPGA并通过hdmi输出（hdmi sink和source的ip是xilinx的github仓库下载的，板卡是上学时买的pynq-z2）。虽然可以显示图像，但是存在一个bug，就是插拔hdmi连接线导致图像错乱。没有办法，我就给关键信号加了debug，抓取波形分析后，发现拔掉sink端的hdmi连接线后，其输入时钟就没了。而状态机的时钟用的正是hdmi的输入时钟，这就会导致在hdmi消失后，状态的跳转会出现问题，然后我把状态机的时钟换成了axi时钟（axi时钟一般都是晶振分频出的，是稳定的），又进行了一番测试。哈哈，果然没有解决~~~~
我就知道不会这么顺利，然后又加debug，发现原来是之前修改过程中复位出了问题。我的本意是无论hdmi时钟有无，axi时钟下的逻辑都应正常执行。而现在的复位是hdmi时钟lock后，VIDEO2FIFO、FIFO2VIDEO和DMA才动作。诶，只能再修改了，最终插拔正常了！！！
其实这些问题本可以避免的，还是花了好长时间。。。还是因为平时没有做好总结。现在归纳下：
对于外部接口读写ddr的，涉及到状态机，最好还是用axi的时钟。对于写ddr状态机，可以判断读fifo的数据个数，再进行跳转，而对于读ddr状态机，可以判断写fifo的数据个数，再进行跳转（这是因为AXI的协议需要满足突发长度，涉及需要保证其突发完）。上述的逻辑都是在AXI的时钟域下。
应该还有别的好方法，目前我只能想到这。
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