PCIe系列专题之一：PCIe技术概述

SSD的协议标准除了SATA，还有一个更先进的协议标准，就是PCIe。PCIe总线使用了高速差分总线，并采用了端到端的连接方式。

两个设备之间的的传输通道，称为Link，由1,2, 4, 8, 16, 32个Lane组成。Lane的数目代表Link的传输宽度（x1, x2, x4, x8, x16, x32)。

Lane又是何方神圣呢？

Lane是发送端与接收端之间的一个传输回路。由两组差分信号组成。如下图，

扩展：PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两根信号组成，信号接收端通过比较这两个信号的差值，判断发送端发送的是逻辑“1”还是逻辑“0”。

与单端信号相比，差分信号抗干扰的能力更强，能有效抑制电磁干扰EMI(Electro Magnetic Interference)。

目前正式发布的最新是仍是第三代PCIe技术。不过，第四代PCIe协议预计在2017年6月会的PCIe开发者大会上正式发布，相信很快也会跟大家见面了。我们这里就先列出PCIe Gen1/2/3的传输速率对比如下表：

这里需要提一下：Gen1/Gen2采用是8b/10b的编码，而Gen3则采用的是128b/130b的编码。

PCIe总线物理链路间的数据传送使用基于时钟的同步传送机制，但是在物理链路上并没有时钟线，PCIe总线的接收端含通过PLL锁相环从接收报文中提取接收时钟，从而进行同步数据传递。

PCIe是一种封装分层协议,主要包括事务层（Transaction layer), 数据链路层（Data link layer)和物理层（Physical layer）。在PCIe体系结构中，数据报文首先在设备的核心层(Device Core)中产生，然后再经过该设备的事务层(Transaction Layer)、数据链路层(Data Link Layer)和物理层(Physical Layer)，最终发送出去。而接收端的数据也需要通过物理层、数据链路和事务层，并最终到达Device Core。

在一条PCIe链路中，这两个端口是完全对等的，分别连接发送与接收设备，而且一个PCIe链路的一端只能连接一个发送设备或者接收设备。因此PCIe链路必须使用Switch扩展PCIe链路后，才能连接多个设备。

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